EDD1204ALTA, EDD1208ALTA, EDD1216ALTA
13.6.2 Timing Diagram
t
CK
t
CH
tCL
CLK
V
ID(ac)
/CLK
t
IS
t
IH
t
IS
t
IH
V
REF + 0.31 V
Command
(Input)
Valid
Valid
V
REF - 0.31 V
t
IS
t
IH
t
IS
t
IH
V
REF + 0.31 V
Address
(Input)
Valid
Valid
V
REF - 0.31 V
t
RPST
t
RPRE
t
DQSCK
t
DQSCK
DQS
V
TT
(Output)
(CL = 2)
t
QH
tQH
t
DQSQ
t
DQSQ
AC
t
AC
t
DQ
(Output)
(CL = 2)
V
TT
Valid
Valid
t
RPST
t
RPRE
t
DQSCK
t
DQSCK
DQS
(Output)
(CL = 2.5)
V
TT
t
QH
tQH
t
DQSQ
t
DQSQ
AC
t
AC
t
DQ
(Output)
(CL = 2.5)
Valid
Valid
V
TT
t
DQSH
DSH
tDQSL
t
DQSS
t
t
DQSS
(MIN.)
V
REF + 0.31 V
DQS
(Input)
V
REF
V
REF - 0.31 V
t
WPRES
t
WPST
t
WPRE
V
V
REF + 0.31 V
DQ and DM
(Input)
VREF
Valid
Valid
REF - 0.31 V
t
DS
t
DH
t
DS
t
DH
t
DQSH
tDQSL
t
DQSS
t
DSS
t
DQSS
(MAX.)
V
REF + 0.31 V
DQS
(Input)
V
REF
V
REF - 0.31 V
t
WPRES
t
WPST
t
WPRE
V
V
REF + 0.31 V
DQ and DM
(Input)
VREF
Valid
Valid
REF - 0.31 V
t
DS
t
DH
t
DS
tDH
40
Preliminary Data Sheet E0136E30
ELPIDA [ ELPIDA MEMORY ]
