CY7C1347F
交错突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
00
11
10
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
10
01
00
线性突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
10
11
00
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
00
01
10
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
t
ZZI
t
RZZI
描述
贪睡模式，待机电流
设备操作ZZ
ZZ恢复时间
ZZ积极打盹电流
ZZ不活跃，退出当前贪睡
测试条件
ZZ > V
DD
−
0.2V
ZZ > V
DD
−
0.2V
ZZ < 0.2V
此参数被采样
此参数被采样
0
2t
CYC
2t
CYC
分钟。
马克斯。
40
2t
CYC
单位
mA
ns
ns
ns
ns
真值表
[2, 3, 4, 5, 6]
下一个周期
DESELECT周期，掉电
DESELECT周期，掉电
DESELECT周期，掉电
DESELECT周期，掉电
DESELECT周期，掉电
贪睡模式，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
添加。
二手
无
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
CE
1
H
L
L
L
L
X
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
CE
2
X
L
X
L
X
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
CE
3
X
X
H
X
H
X
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
ZZ
L
L
L
L
L
H
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
ADSP ADSC写ADV
X
L
X
X
L
L
H
H
X
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
X
X
L
L
X
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
OE
X
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
DQ
CLK
L-H三态
L-H
L-H
L-H
L-H
X
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
三态
三态
三态
三态
三态
Q
三态
D
Q
三态
Q
三态
Q
三态
D
D
Q
三态
Q
三态
注意事项：
2. X = “不在乎。 ”H =逻辑高电平，L =逻辑低电平。
3.写= L时，任何一个或多个字节写使能信号（ BW
A
， BW
B
， BW
C
， BW
D
）和BWE = L或GW = L WRITE = H ，当所有字节写使能信号
（ BW
A
， BW
B
， BW
C
， BW
D
） ， BWE ， GW = H。
4. DQ管脚由当前周期和所述参考信号的控制。 OE是异步的，并且不采样的时钟。
5. SRAM始终启动一个读周期时的ADSP认定时，无论毛重， BWE ，或BW的状态
[A ：D ]
。写只能在下一时钟发生
在ADSP后或ADSC的说法。其结果是，原始设备必须被驱动为高电平的写周期开始之前，以使输出到三态。 OE是
一个不小心的写周期的剩余部分。
6. OE是异步的，并且不采样与时钟的上升。它是在写周期内屏蔽。在读周期中的所有数据位是三态时参考
处于非活动状态，或当装置被取消，并且所有的数据位表现为输出时OE为有效（低电平） 。
文件编号： 38-05213牧师* D
第19 6
CYPRESS [ CYPRESS SEMICONDUCTOR ]
