欢迎访问ic37.com |
会员登录 免费注册
发布采购

CY7C1347F-133AC 参数 Datasheet PDF下载

CY7C1347F-133AC图片预览
型号: CY7C1347F-133AC
PDF下载: 下载PDF文件 查看货源
内容描述: 4兆位( 128K ×36 )流水线同步SRAM [4-Mbit (128K x 36) Pipelined Sync SRAM]
分类和应用: 静态存储器
文件页数/大小: 19 页 / 423 K
品牌: CYPRESS [ CYPRESS SEMICONDUCTOR ]
 浏览型号CY7C1347F-133AC的Datasheet PDF文件第6页浏览型号CY7C1347F-133AC的Datasheet PDF文件第7页浏览型号CY7C1347F-133AC的Datasheet PDF文件第8页浏览型号CY7C1347F-133AC的Datasheet PDF文件第9页浏览型号CY7C1347F-133AC的Datasheet PDF文件第11页浏览型号CY7C1347F-133AC的Datasheet PDF文件第12页浏览型号CY7C1347F-133AC的Datasheet PDF文件第13页浏览型号CY7C1347F-133AC的Datasheet PDF文件第14页  
CY7C1347F
开关特性
在整个工作范围
[15, 16]
-250
参数
t
动力
t
CYC
t
CH
t
CL
t
AS
t
AH
t
CO
t
DOH
t
WES
t
WEH
t
ALS
t
ALH
t
DS
t
DH
t
CES
t
CEH
t
CHZ
t
CLZ
t
EOHZ
t
EOLZ
t
EOV
描述
V
DD
(分)给所述第一接入
读或写
[11]
时钟周期时间
时钟高
时钟低
地址建立之前CLK
上升
地址保持CLK崛起后
数据输出有效后CLK
上升
数据输出保持CLK后
上升
GW , BWS
[3:0]
建立之前
CLK崛起
GW , BWS
[3:0]
保持CLK后
上升
ADV / LD建立之前CLK
上升
CLK上升后ADV / LD保持
数据输入建立之前CLK
上升
数据输入保持CLK后
上升
芯片使能设置之前
CLK崛起
芯片使能保持CLK后
上升
时钟到高阻
[12, 13, 14]
时钟为低-Z
[12, 13, 14]
OE高到输出
高-Z
[12, 13, 14]
OE低到输出
低Z
[12, 13, 14]
OE低到输出有效
0
2.6
0
2.6
0
2.6
1.0
0.8
0.4
0.8
0.4
0.8
0.4
0.8
0.4
2.6
0
2.6
0
2.8
分钟。
1
4.0
1.7
1.7
0.8
0.4
2.6
1.0
1.2
0.5
1.2
0.5
1.2
0.5
1.2
0.5
2.6
0
2.8
0
3.5
马克斯。
1
4.4
2.0
2.0
1.2
0.5
2.6
1.0
1.2
0.5
1.2
0.5
1.2
0.5
1.2
0.5
2.8
0
3.5
0
4.5
-225
分钟。
马克斯。
1
5.0
2.0
2.0
1.2
0.5
2.8
2.0
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
3.5
0
4.0
-200
分钟。
马克斯。
1
6.0
2.5
2.5
1.5
0.5
3.5
2.0
1.5
0.5
1.5
0.5
1.5
0.5
1.5
0.5
4.0
-166
分钟。
马克斯。
1
7.5
3.0
3.0
1.5
0.5
4.0
-133
分钟。
马克斯。
单位
ms
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
注意事项:
11.这部分有一个电压调节器内部;吨
动力
是电力需要高于V被提供的时间
DD
(最小)开始之前,读或写操作
可以启动。
12. t
CHZ
, t
CLZ
,t
OELZ
和叔
OEHZ
指定用在交流测试负载(b)部分示出的AC测试条件。转变是从稳态电压测量± 200 mV的。
13.在任何给定的电压和温度,叔
OEHZ
小于吨
OELZ
和T
CHZ
小于吨
CLZ
共享相同的时,以消除静态存储器之间的总线争用
数据总线。这些规范并不意味着一个总线争用条件,但反映出保证在最坏的情况下,用户的条件参数。装置的设计
以实现高阻抗之前从低到Z中的相同的系统条件下进行。
14.这个参数进行采样,而不是100 %测试。
15.时序参考电平为1.5V时, V
DDQ
= 3.3V和1.25V是当V
DDQ
= 2.5V上的所有数据表。
在交流测试负载(一),除非另有说明,所示的16的试验条件。
文件编号: 38-05213牧师* D
第10页19