CY7C1347F
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为2.6纳秒
（ 250 - MHz器件） 。
该CY7C1347F支持系统的二级缓存
利用线性或交错突发序列。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
与无论是从处理器的地址选通脉冲启动
（ ADSP ）或控制器（ ADSC ）的地址选通。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写信号
（ GW ， BWE ）都是拉高高。如果CE ADSP被忽略
1
为HIGH 。出现在地址输入地址（A
[16:0]
)
被存储到地址前进逻辑和地址
注册时提交给存储器核心。它对应
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的数据的上升沿
被允许通过输出寄存器和上传播
在2.6纳秒（ 250 - MHz器件） ，如果OE处于活动状态的数据总线
低。当SRAM是新兴的出现唯一的例外
从取消选择状态为选中状态，其输出为
接入的第一个周期内始终三态。后
的存取的第一个周期中，输出由所述控制
OE信号。连续的单个读周期总是得到支持。
一旦SRAM被取消的芯片在时钟上升沿选择
而无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
满意在时钟的上升： （ 1 ） ADSP为低电平，和（ 2 ）
CE
1
，CE
2
，CE
3
都置为有效。地址提交
到A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号（ GW ， BWE和BW
[A ：D ]
）和ADV输入是
在这第一个周期忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
提交的DQ和DQPs输入数据被写入到
在RAM芯相应的地址位置。如果是GW
高，则写操作被BWE控制和
文件编号： 38-05213牧师* D
BW
[A ：D ]
信号。该CY7C1347F提供字节写
这是在写周期说明表中描述的能力。
断言字节写使能输入（ BWE ）的选择
字节写（ BW
[A ：D ]
）输入将有选择地写只
所需的字节数。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1347F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQS和DQPs投入。这样做将三态
输出驱动器。为安全起见， DQS和DQPs是
自动三态每当一个写周期被检测到，
不管OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[A ：D ]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发的写访问需要
单时钟周期来完成。地址提交给
A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
在这个周期ADV输入被忽略。如果一个全局写的
进行的，提交的DQ和DQPs的数据被写入
入在RAM核心的相应地址位置。如果一个
字节写入时进行的，只有被选中的字节写入。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1347F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQS和DQPs投入。这样做将三态
输出驱动器。为安全起见， DQS和DQPs是
自动三态每当一个写周期被检测到，
不管OE的状态。
突发序列
该CY7C1347F提供一个二位计数器回绕，馈送
通过
[1:0]
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循的处理器
线性突发序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
，CE
3
， ADSP和ADSC绝
仍然无效的T的时间
ZZREC
在ZZ输入后，
返回低电平。
第19 5
CYPRESS [ CYPRESS SEMICONDUCTOR ]
