奥斯汀半导体公司
概述
512MB的DDR SDRAM是高速CMOS动态
随机存取存储器包含536870912位。这是
在内部配置为四银行DRAM 。
512MB的DDR SDRAM采用的是双倍数据速率
体系结构来实现高速操作。双数据
率的架构本质上是一个2N-预取架构
一个接口用于传输每时钟周期两个数据字
在I / O引脚。为512MB的单个读或写访问
DDR SDRAM有效地由一个单一的2n位的宽，单
在内部DRAM芯和两个时钟周期的数据传输
相应
n位
宽，一halfclock周期数据的传输
在I / O引脚。
双向数据选通（ DQS ）是外部发送。
与数据一起，用于在接收器中的数据采集应用。 DQS是
在读取和由DDR SDRAM传输频闪
在写入内存控制器。 DQS是边沿对齐
与读取和中心对齐进行写入数据。
这个产品具有两个数据选通信号，一个用于低字节和
一个用于高字节。
512MB的DDR SDRAM的差分时钟运行
（ CK和CK ＃ ） ; CK的路口去HIGH和CK ＃去
低将被称为CK的上升沿。命令
（地址和控制信号）被注册在每一个正
CK的边缘。输入数据被登记在DQS的两个边缘，并
输出数据被引用到的DQS的两个边缘，以及
CK的两边。
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置，并继续进行
在编程序列位置的设定的号码。
访问开始以积极的命令的登记，
，然后接着是读或写命令。该
地址位注册与激活命令
用于选择银行和行进行访问。该
地址位注册暗合了读或写
命令用于选择银行和起始列
地点为突发访问。
在DDR SDRAM提供了可编程只读或
写的2 ，4或8个位置脉冲串长度。自动预充电
功能可被使能，以提供一个自定时行预充电
即开始在脉冲串存取的结束。
与标准SDR SDRAM芯片，流水线，多组
DDR SDRAM芯片的架构允许并发操作，
从而通过隐藏行提供高效带宽
预充电及激活时间。
自动刷新模式设置，以及一个加电
节能省电模式。所有的输入都与兼容
JEDEC标准SSTL_2 。所有的全驱动器选项输出
SSTL_2 ， II级兼容。
COTS
COTS PEM
SDRAM
AS4DDR32M16
注意：
1.功能性和所讨论的定时规范
该数据表的操作的DLL功能的模式。
2.在整个数据表，各种数字和文字引用
到DQ的称为“ DQ ”的DQ的术语将被解释为任何或所有
DQ的统称，除非特别说明，否则。额外
倚重，为DQ的被分成两个字节，低位字节和
高字节。对于低字节（通过DQ7 DQ0 ） DM是指
到LDM和DQS是指LDQS 。对于高字节（ DQ8
通过DQ15 ） DM是指UDM和DQS是指UDQS 。
3.完整的功能在整个描述
文件和任何页面或图可能已被简化，以
传达一个主题，可能不包括所有要求。
4.任何具体的要求，优先于一般
声明。
图2 ： 512Mb的DDR SRAM产品型号
示例： AS4DDR32M16DG - 75 / IT
-
AS4DDR
32M16
包
速度
/
温度
温度
工业温度
提高温度
军用温度
速度
-6
-75
-8
t
CK
= 6ns的， CL = 2.5
t
CK
= 7.5ns ， CL = 2.5
t
CK
=为8ns ， CL = 2.5
包装
400万TSOP
DG
IT
ET
XT
AS4DDR32M16
修订版1.5 06/06
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
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AUSTIN [ AUSTIN SEMICONDUCTOR ]
