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MACH211SP-7JC 参数 Datasheet PDF下载

MACH211SP-7JC图片预览
型号: MACH211SP-7JC
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内容描述: 高密度EE CMOS可编程逻辑 [High-Density EE CMOS Programmable Logic]
分类和应用: 可编程逻辑
文件页数/大小: 37 页 / 253 K
品牌: AMD [ AMD ]
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CAPACITANCE (Note 1)  
Parameter  
Symbol  
Parameter Description  
Test Conditions  
= 5.0 V, T = 25°C  
Typ  
6
Unit  
pF  
C
Input Capacitance  
Output Capacitance  
V = 2.0 V  
IN  
V
IN  
CC  
A
f = 1 MHz  
C
V
= 2.0 V  
8
pF  
OUT  
OUT  
SWITCHING CHARACTERISTICS over COMMERCIAL operating ranges (Note 2)  
-7  
-10  
Parameter  
Symbol  
Parameter Description  
Min  
Max  
Min  
Max  
Unit  
ns  
t
Input, I/O, or Feedback to Combinatorial Output (Note 3)  
7.5  
10  
PD  
D-type  
T-type  
5.5  
6.5  
0
6.5  
7.5  
0
ns  
Setup Time from Input, I/O, or Feedback to Clock  
(Note 3)  
t
S
H
ns  
t
Register Data Hold Time  
Clock to Output (Note 3)  
ns  
t
t
4.5  
6
ns  
CO  
WL  
WH  
LOW  
3
3
5
5
ns  
Clock Width  
t
HIGH  
D-type  
T-type  
D-type  
T-type  
ns  
100  
91  
80  
74  
100  
91  
100  
6.5  
0
MHz  
MHz  
MHz  
MHz  
MHz  
ns  
External Feedback  
1/(t + t  
)
S
CO  
Maximum  
Frequency  
(Note 1)  
f
133  
125  
166.7  
5.5  
0
MAX  
Internal Feedback (f  
No Feedback  
)
CNT  
1/(t + t  
)
WL  
WH  
t
Setup Time from Input, I/O, or Feedback to Gate  
Latch Data Hold Time  
SL  
t
ns  
HL  
t
Gate to Output  
7
7
ns  
GO  
t
Gate Width LOW  
3
5
ns  
GWL  
Input, I/O, or Feedback to Output Through Transparent Input or  
Output Latch  
t
9.5  
12  
ns  
PDL  
t
Input Register Setup Time  
2
2
2
2
ns  
ns  
SIR  
HIR  
ICO  
t
Input Register Hold Time  
t
Input Register Clock to Combinatorial Output  
11  
13  
ns  
D-type  
Input Register Clock to Output Register Setup  
T-type  
9
10  
11  
5
ns  
t
ICS  
10  
ns  
t
LOW  
3
ns  
WICL  
Input Register Clock Width  
HIGH  
t
3
166.7  
2
5
ns  
WICH  
f
Maximum Input Register Frequency  
Input Latch Setup Time  
100  
2
MHz  
ns  
MAXIR  
t
SIL  
HIL  
t
Input Latch Hold Time  
2
2
ns  
t
Input Latch Gate to Combinatorial Output  
Input Latch Gate to Output Through Transparent Output Latch  
12  
14  
14  
16  
ns  
IGO  
t
ns  
IGOL  
Setup Time from Input, I/O, or Feedback Through Transparent Input  
Latch to Output Latch Gate  
t
7.5  
8.5  
ns  
SLL  
MACH211SP-7/10 (Com’l)  
11  
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