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ADSP-21161NCCAZ100 参数 Datasheet PDF下载

ADSP-21161NCCAZ100图片预览
型号: ADSP-21161NCCAZ100
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内容描述: SHARC处理器 [SHARC Processor]
分类和应用: 微控制器和处理器外围集成电路数字信号处理器时钟
文件页数/大小: 60 页 / 789 K
品牌: AD [ ANALOG DEVICES ]
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表2.引脚功能说明(续)
的spid
TYPE
I
功能
串行外设接口从设备选择。
一个低电平信号,用于使从属设备。该输入
信号表现得像一个芯片选择,并且由主设备的从设备提供的。在多主
模式SPIDS信号可以被断言到主设备发信号通知已经发生了错误,由于一些其它
器件还试图成为主设备。如果置为低电平时,器件处于主模式下,它被认为是
多主机错误。对于一个单主多从的配置,其中FLAG3-0时,该引脚必须
捆绑或拉高至V
DDEXT
在主设备上。对于ADSP- 21161N到ADSP- 21161N SPI互动,任何
主的ADSP- 21161N的FLAG3-0引脚可用于驱动SPIDS信号的ADSP- 21161N SPI
从设备。
SPI主机输出从机。
如果ADSP- 21161N被配置为主, MOSI引脚用作数据传输
(输出)引脚,输出传输数据。如果ADSP- 21161N被配置为从机, MOSI引脚变为
数据接收(输入)端子,接收输入数据。在一个ADSP- 21161N的SPI互连,数据被移出
从主机的MOSI输出引脚和移位到从机的MOSI输入( S) 。 MOSI具有内部
上拉电阻。
SPI主入从出。
如果ADSP- 21161N被配置为主, MISO引脚变成了数据接收
(输入)端子,接收输入数据。如果ADSP- 21161N被配置为从机, MISO引脚变为数据
发送(输出)引脚,输出传输数据。在一个ADSP- 21161N的SPI互连,该数据被转移
从从机的MISO输出引脚,并转移到主机的MISO输入引脚。 MISO有
内部上拉电阻。 MISO可以通过设置在SPICTL寄存器中的OPD位被配置为○ /天。
注意:
只有一个从允许在任何给定的时间来传输数据。
链路端口数据(链路端口0-1) 。
对于硅版本1.2及以上,每LxDAT引脚用作数据时使用的是启用了门将锁
销;或20 k内部下拉电阻已启用或由LCTL寄存器的LxPDRDE位禁止。
对于硅版本0.3 , 1.0和1.1各LxDAT引脚有一个50 k内部下拉电阻已启用
或者通过LCTL寄存器的LxPDRDE位禁止。
注意:
L1DAT7-0复用L0DAT7-0复用的DATA7-0销DATA15-8引脚。如果链接
端口被禁用,并且不使用时,这些引脚可被用作附加数据线为在执行指令
到从外部存储器的全时钟速率。见DATA47-16以获取更多信息。
链路端口时钟
(链路端口0-1) 。每个LxCLK引脚具有内部下拉50 k电阻已启用或
由LCTL寄存器的LxPDRDE位禁止。
链路端口确认
(链路端口0-1) 。每个LxACK引脚具有内部下拉50 k电阻是
启用或由LCTL寄存器的LxPDRDE位禁止。
EPROM引导选择。
有关如何使用此引脚操作说明,请参阅下表中的BMS引脚说明。这
信号是一个应该被硬连线系统配置的选择。
链接引导。
有关如何使用此引脚操作说明,请参阅下表中的BMS引脚说明。该信号是
的系统结构的选择应是硬连线的。
引导存储器选择。
如选择了与EBOOT和LBOOT引脚作为输出或输入端(见
该输入是一个应该被硬连线系统配置的选择。对于主机和PROM启动, DMA
信道10 ( EPB0 )被使用。对于链路引导和SPI引导, DMA通道8被使用。
三态仅在EPROM启动模式时( BMS是输出) 。
本地时钟输入。
使用与XTAL结合。 CLKIN是ADSP- 21161N时钟输入。它配置了ADSP-
21161N ,以使用它的内部时钟发生器或外部时钟源。连接必要的
组件CLKIN和XTAL使内部时钟发生器。连接外部时钟CLKIN
同时留下XTAL悬空配置ADSP- 21161N使用外部时钟源,如
外部时钟oscillator.The ADSP- 21161N外部端口周期在CLKIN的频率。该指令
循环速率是CLKIN频率的倍数;它是可编程的,在通过CLK_CFG1-0引脚电。
CLKIN可以不停止,改变,或低于指定的频率进行工作。
晶体振荡器2号航站楼。
使用与CLKIN结合,使ADSP- 21161N的内部时钟
振荡器或禁用它使用外部时钟源。见CLKIN 。
核心/ CLKIN比控制。
ADSP - 21161N内核时钟(指令周期)速度等于n
PLLICLK在哪里
n是用户可选择的,以2,3,或4,使用CLK_CFG1-0输入。这些引脚也可以组合使用
与CLKDBL引脚产生6个额外的核心时钟频率
CLKIN和8
CLKIN (见时钟速率
率表中的CLKDBL描述)。
MOSI
I / O (O / D)
MISO
I / O (O / D)
LxDAT7–0
[DATA15–0]
I / O
[I / O / T ]
LxCLK
LxACK
EBOOT
LBOOT
血粉
I / O
I / O
I
I
I / O / T
CLKIN
I
XTAL
CLK_CFG1-0
O
I
版本C |
第14页60 |
2013年1月