表2.引脚功能说明（续）
针
BRST
TYPE
I / O / T
功能
连续的突发访问。
BRST是断言ADSP- 21161N ，表示与连续的相关数据
地址被读出或写入。从器件样品的起始地址，并增加内部
每次传输后地址计数器。增加后的地址不是流水线总线上。一个主ADSP-
21161N在多处理器环境可以读取使用突发协议外从端口缓冲器（ EPBX ） 。
BRST之后的突发传输的初始接入断言。它被确认为每个周期后，除
最后一个数据请求周期（用RD或WR断言和BRST否定） 。对DSP的A门将锁
BRST引脚保持输入它最后驱动的水平。该锁时，才启用的ADSP- 21161N
与ID2-0 = 00X 。
记忆应答。
外部设备可以解除断言的ACK （低）到等待状态添加到外部存储器
访问。 ACK时使用的I / O设备，存储器控制器或其他外围设备，以保持关闭的完成
外部存储器的访问。在ADSP- 21161N拉高ACK作为输出，以等待状态添加到同步
其IOP寄存器的访问。 ACK有20 k内部上拉电阻器是在复位或DSP上启用
与ID2-0 = 00X 。
暂停公共汽车和三态。
外部设备可以断言SBTS （低），以将外部总线地址，
数据，选择，以及选通脉冲在为下一个周期为高阻抗状态。如果ADSP- 21161N尝试
访问外部存储器，同时SBTS有效时，处理器将暂停和内存访问不会
直到完成SBTS失效。 SBTS应该只被用于从主机处理器/ ADSP- 21161N恢复
死锁。
SDRAM列存取频闪。
与RAS ， MSX ， SDWE ， SDCLKx ，有时SDA10结合，
定义该操作用于SDRAM来执行。
SDRAM行访问频闪。
在与中科院， MSX ， SDWE ， SDCLKx ，有时SDA10 ，一起定义
操作的SDRAM来执行。
SDRAM写使能。
与CAS ， RAS ， MSX ， SDCLKx ，有时SDA10一起，定义了
操作SDRAM中执行。
SDRAM数据掩码。
在写入模式下， DQM具有零延迟和一个预充电命令期间使用
并且在SDRAM上电初始化。
SDRAM时钟输出0 。
时钟SDRAM器件。
SDRAM时钟输出1 。
附加时钟SDRAM器件。对于具有多个SDRAM设备系统，
处理增加的时钟负载的需求，消除需要的芯片外时钟缓冲器。无论是SDCLK1或
无论SDCLKx引脚可三态。
SDRAM的时钟使能。
启用和禁用CLK信号。有关详细信息，请参阅随附的数据表
SDRAM器件。
SDRAM A10引脚。
使应用程序能够刷新的SDRAM的平行非SDRAM的存取或主机
访问。该引脚取代了DSP的A10引脚只在SDRAM的访问。
中断请求线。
这些采样于CLKIN的上升沿，并且可以是边缘触发
或电平敏感。
标志引脚。
每个经由控制比特作为输入或输出配置。作为输入时，它可以被测试为
条件。作为一个输出，它可以被用于用信号通知外部的外围设备。
定时器到期。
断言四个核心时钟周期时，定时器使能TCOUNT递减到
零。
主机总线请求。
必须置由一个主处理器向请求的控制在ADSP- 21161N的外部
总线。当HBR是断言，在一个多处理器系统中， ADSP- 21161N是总线主机将放弃
公交车和断言HBG 。放弃公交车，在ADSP- 21161N地方的地址，数据，选择和频闪
线处于高阻抗状态。 HBR优先于所有的ADSP - 21161N总线请求（ BR6-1 ）在multipro-
cessing系统。
主机总线格兰特。
承认一个HBR总线请求，指示该主机处理器可采取的控制
外部总线。 HBG有效（保持低电平）由ADSP- 21161N ，直到HBR被释放。在多处理
系统， HBG是由ADSP- 21161N总线主输出，并通过所有其他监控。
HBR后生效， HBG给出之前， HBG会浮于1吨
CK
（1 CLKIN周期） 。为了避免错误
补助金， HBG应该拉到了一个20 k 50 k外部电阻。
片选。
由主处理器断言选择ADSP- 21161N 。
确认
I / O / S
SBTS
I / S
CAS
RAS
SDWE
DQM
SDCLK0
SDCLK1
I / O / T
I / O / T
I / O / T
O / T
I / O / S / T
O / S / T
SDCKE
SDA10
IRQ2–0
FLAG11–0
TIMEXP
HBR
I / O / T
O / T
I / A
I / O / A
O
I / A
HBG
I / O
CS
I / A
版本C |
第12页60 |
2013年1月
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