AD73311L
引脚功能描述
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
助记符
VOUTP
VOUTN
AVDD1
AGND1
VINP
VINN
REFOUT
REFCAP
AVDD2
AGND2
DGND
DVDD
RESET
SCLK
功能
模拟输出从输出通道的正端。
模拟输出从输出通道的负端。
模拟电源连接的输出驱动器。
模拟地连接的输出驱动器。
模拟量输入到输入通道的正端。
模拟量输入到输入通道的负端。
缓冲基准输出，其中有1.2 V的标称值
旁路电容以0.1 AGND2
µF
是必需的片上基准。该电容应
是连接固定的，以该引脚。
模拟电源连接。
模拟地/基板连接。
数字地面/底板连接。
数字电源连接。
低电平有效复位信号。该输入复位整个芯片，复位控制寄存器和清算
数字电路。
输出串行时钟的速率决定从编解码器的串行传输速率/ 。它用于时钟
数据或控制信息，并从串行端口（体育） 。 SCLK的频率等于
在主时钟的频率（MCLK ）除以一个整数，该整数是
外部主时钟速率分频器的产物和串行时钟速率分频器。
主时钟输入。 MCLK从外部时钟信号驱动。
该编解码器的串行数据输出。数据和控制信息可以是该引脚上输出，并且
主频在SCLK的上升沿。 SDO是三态时没有信息传输
当SE是低的。
帧信号输出SDO串行传输。帧同步是位宽，是活跃的地区之一
之前的科幻RST位的每个输出字（ MSB） SCLK周期。 SDOFS被引用到正
SCLK的边缘。 SDOFS处于三态时，东南低。
帧信号输入SDI串行传输。帧同步是一个比特宽，是有效的1
之前的科幻RST位每个输入字（ MSB） SCLK周期。 SDIFS被采样的下降沿
SCLK和忽略，当SE低。
该编解码器的串行数据输入。数据和控制信息，可以输入该引脚上，并
主频在SCLK的下降沿。当SE低SDI被忽略。
SPORT启用。异步输入使能引脚对这项运动。当SE被设置为低，由DSP ，该
这项运动的输出引脚是三态和输入引脚被忽略。 SCLK也将被禁用
在内部，以便降低功耗。当SE拉高，控制和数据寄存器
这项运动的TER值是在其原始值（ SE之前被带到低） ;然而，定时
柜台等内部寄存器的复位值。
15
16
MCLK
SDO
17
SDOFS
18
SDIFS
19
20
SDI
SE
REV 。一
–7–
AD [ ANALOG DEVICES ]
