欢迎访问ic37.com |
会员登录 免费注册
发布采购

MT312C 参数 Datasheet PDF下载

MT312C图片预览
型号: MT312C
PDF下载: 下载PDF文件 查看货源
内容描述: 卫星频道解码器 [Satellite Channel Decoder]
分类和应用: 解码器
文件页数/大小: 90 页 / 315 K
品牌: ZARLINK [ ZARLINK SEMICONDUCTOR INC ]
 浏览型号MT312C的Datasheet PDF文件第58页浏览型号MT312C的Datasheet PDF文件第59页浏览型号MT312C的Datasheet PDF文件第60页浏览型号MT312C的Datasheet PDF文件第61页浏览型号MT312C的Datasheet PDF文件第63页浏览型号MT312C的Datasheet PDF文件第64页浏览型号MT312C的Datasheet PDF文件第65页浏览型号MT312C的Datasheet PDF文件第66页  
MT312 Secondary Registers for Test and De-Bugging  
Def  
hex  
NAME  
ADR  
B7  
B6  
B5  
B4  
B3  
B2  
B1  
B0  
Page  
PLD OUTLK0  
PLD INLK3  
PLD INLK2  
PLD INLK1  
72  
73  
74  
75  
PLD OUTLK1[7:0]  
PLD INLK3[9:4]  
PLD INLK2[9:6]  
R/W  
R/W  
R/W  
R/W  
7E  
01  
A0  
68  
66  
67  
67  
67  
Reserved  
PLD INLK3[3:0]  
PLD INLK2[5:0]  
PLD INLK1  
[9:8]  
PLD INLK0  
PLD ACC TIME  
SWEEP PAR  
76  
77  
78  
79  
80  
81  
82  
83  
84  
85  
86  
PLD INLK1[7:0]  
CS PLD MPLEN[3:0]  
SW LIM SC[1:0] TS NR SWEEP[2:0]  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
1A  
48  
49  
30  
21  
20  
10  
FF  
FF  
FF  
34  
67  
67  
68  
68  
68  
68  
69  
69  
69  
69  
69  
LOSSLOCK INT SW[3:0]  
CS NR SWEEP[2:0]  
STARTUP TIME  
LOSSLOCK TH  
FEC LOCK TM  
LOSSLOCK TM  
VIT ERRPER H  
VIT ERRPER M  
VIT ERRPER L  
VIT SETUP  
STARTUP INTERVAL[7:0]  
LOSSLOCK TH SPUR[3:0] LOSSLOCK TH SW[3:0]  
FEC LOCK TIME[7:0]  
LOSSLOCK TIME[7:0]  
VIT ERRPER[23:16] Viterbi error period (high byte)  
VIT ERRPER[15:8] Viterbi error period (middle byte)  
VIT ERRPER[7:0] Viterbi error period (low byte)  
FR AL TM O[1:0]  
SRCH CYC  
[1:0]  
SEARCH START  
[2:0]  
EX F  
LK  
VIT REF0  
VIT REF1  
VIT REF2  
VIT REF3  
VIT REF4  
VIT REF5  
VIT REF6  
VIT MAXERR  
BA SETUPT  
87  
88  
89  
90  
91  
92  
93  
94  
95  
VIT REF0[7:0] Viterbi reference byte 0  
VIT REF1[7:0] Viterbi reference byte 1  
VIT REF2[7:0] Viterbi reference byte 2  
VIT REF3[7:0] Viterbi reference byte 3  
VIT REF4[7:0] Viterbi reference byte 4  
VIT REF5[7:0] Viterbi reference byte 5  
VIT REF6[7:0] Viterbi reference byte 6  
VIT MAXERR [7:0] Viterbi max. error bit count  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
R/W  
80  
14  
0A  
06  
04  
02  
01  
FF  
D4  
69  
70  
70  
70  
70  
70  
70  
70  
71  
BA FSM[1:0]  
BA MV  
[1:0]  
BA UNLK[3:0]  
PROG SYNC  
AFC SEAR TH  
CSACC DIF TH  
QPSK LK CT  
98  
99  
PROG SYNC BYTE[7:0] Enabled by FEC SETUP [2]  
AFC SEAR TH[7:0]  
R/W  
R/W  
R/W  
R/W  
47  
23  
20  
04  
71  
71  
71  
71  
100  
101  
ACC DIF TH[7:0]  
CS L LK  
HLD ST  
TS L  
LK  
ACC  
CK  
NUM PLD INT[4:0]  
QPSK ST CT  
QPSK RESET  
102  
104  
AFC  
RS  
M S  
RS  
NXT  
FR  
FCE  
ST  
FORCED ST[2:0]  
R/W  
R/W  
00  
00  
72  
72  
Reserved  
REL PR QP PR CS PR TS PR FE  
QP  
PR  
AGC  
QPSK TST CT  
QPSK TST ST  
TEST MODE  
105  
106  
125  
QPSK TEST CTRL[7:0]  
QPSK TEST TS[7:0]  
Test mode  
R/W  
R/W  
R/W  
00  
00  
00  
72  
73  
73  
Read/Write Secondary register map (continued)  
62  
 复制成功!