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Platform Flash在系统可编程配置PROM
内部产生的CCLK信号。如果BUSY置位
（高）由FPGA ，配置数据必须保持
直到BUSY变低。外部数据源或外部
下拉电阻必须用于使FPGA的
低电平有效的片选信号（ CS或CS_B ）和write （写或
RDWR_B ）信号，以使FPGA的SelectMAP
配置过程。
在主动SelectMAP配置接口的时钟由
FPGA的内部振荡器。通常情况下，广泛的
的频率可以被选择用于生成内部
CCLK总是开始于一个缓慢的默认频率。该
FPGA的比特流中包含的配置位，根据其
切换CCLK到一个较高的频率对的余数
主动SelectMAP配置顺序。所需
比特流生成过程中CCLK频率的选择。
配置完成后， SelectMAP端口的引脚可以
作为额外的用户I / O 。或者，该端口可以是
保留使用的持续选择。
FPGA器件连接到配置PROM的
主动SelectMAP （平行）配置模式（图
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PROM的（多个）的数据输出驱动[ D0..D7 ]
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
在PROM的（ S）
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
所有PROM的OE / RESET引脚连接到
所有FPGA器件的INIT_B引脚。此连接
确保了PROM的地址计数器复位之前
任何（重新）配置的开始。
PROM的CE输入可以驱动从DONE引脚。
第一（或唯一）的PROM的CE的输入可以被驱动
所有目标FPGA器件的DONE输出，
只要做的是不是永久停飞。 CE
也可以永久地绑低，但保持
数据输出活性和导致不必要我
CC
主动电源电流（ "DC
用于高频平行配置，在BUSY
所有的PROM的引脚连接到FPGA的BUSY
输出。这种连接保证了下一个数据
对PROM中的过渡被延迟，直到在FPGA是
准备进行下一次的配置数据字节。
PROM中的CF引脚通常连接到FPGA的
PROG_B （或程序）输入。对于XCFxxP只，
在CF引脚是双向引脚。如果XCFxxP的CF引脚
没有连接到FPGA的PROG_B （或程序）
输入，则该引脚应接高电平。
FPGA从动SelectMAP （并行）模式
（仅XCFxxP PROM ）
在从SelectMAP模式，字节宽的数据被写入到
的FPGA ，典型地具有一个BUSY标志控制的数据流，
由外部提供的配置时钟同步
（ CCLK ） 。上电后或重新配置， FPGA的模式
选择引脚，用于选择从动SelectMAP
配置模式。配置界面一般
需要一个并行数据总线，一个时钟线，以及两条控制线
（ INIT和DONE ） 。此外， FPGA的片选，写，
和BUSY引脚必须正确控制，以使
SelectMAP配置。的配置数据从读
按字节的PROM字节引脚[ D0..D7 ] ，通过访问
PROM的是增加内部地址计数器
CCLK的每个有效上升沿。比特流中的数据必须是
设在FPGA上的[ D0..D7 ]输入引脚之前很短的时间
所提供的CCLK的每个上升沿。如果BUSY置位
（高）由FPGA ，配置数据必须保持到
BUSY变低。外部数据源或外部
下拉电阻必须用于使FPGA的活性
低码片选（CS或CS_B ）和write （写或
RDWR_B ）信号，以使FPGA的SelectMAP
配置过程。
配置完成后， SelectMAP端口的引脚可以
作为额外的用户I / O 。或者，该端口可以是
保留使用的持续选择。
FPGA器件连接到配置PROM的
从动SelectMAP （平行）配置模式（图
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PROM的（多个）的数据输出驱动[ D0..D7 ]
领先的FPGA器件的输入。
PROM的CLKOUT （对于XCFxxP只）或外部
时钟源驱动FPGA的CCLK输入。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
所有PROM的OE / RESET引脚连接到
所有FPGA器件的INIT_B引脚。此连接
确保了PROM的地址计数器复位之前
任何（重新）配置的开始。
PROM的CE输入可以驱动从DONE引脚。
第一（或唯一）的PROM的CE的输入可以被驱动
所有目标FPGA器件的DONE输出，
只要做的是不是永久停飞。 CE
也可以永久地绑低，但保持
数据输出活性和导致不必要我
CC
主动电源电流（ "DC
用于高频平行配置，在BUSY
所有的PROM的引脚连接到FPGA的BUSY
输出。这种连接保证了下一个数据
对PROM中的过渡被延迟，直到在FPGA是
准备进行下一次的配置数据字节。
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DS123 （ V2.9 ） 2006年5月9日
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XILINX [ XILINX, INC ]
