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Platform Flash在系统可编程配置PROM
链PROM中是相互关联的。在最后一个数据之后
从第一PROM被读取后，第一PROM断言其CEO
输出低，并驱动其输出为高阻抗
状态。第二PROM认识到低级别上的CE
输入并立即启用其输出。
配置完成后，地址的所有的计数器
如果PROM的OE / RESET引脚级联PROM的复位
变低或CE变为高电平。
当使用高级功能的XCFxxP
平台上的Flash PROM ，包括时钟输出（ CLKOUT ）
选项，解压选项，或设计修订，
其中跨度级联PROM器件编程文件
只能用于仅包含级联链被创建
XCFxxP PROM中。如果不使用的高级功能，
然后级联PROM链可以包含XCFxxP和
XCFxxS PROM中。
•
PROM中的CF引脚通常连接到FPGA的
PROG_B （或程序）输入。对于XCFxxP只，
在CF引脚是双向引脚。如果XCFxxP的CF引脚
没有连接到FPGA的PROG_B （或程序）
输入，则该引脚应接高电平。
FPGA SelectMAP （并行）设备链接
（仅XCFxxP PROM ）
多的Virtex- II FPGA能够使用可配置
SelectMAP模式，并进行以同时启动。
配置多个设备以这种方式，接线个体
CCLK ， DONE ， INIT ，数据（ [ D0..D7 ] ） ，写（ WRITE或
RDWR_B ） ，并以并行的所有设备的BUSY引脚。如果所有的
装置应具有相同的比特流构成，
回读不被使用，并且在CCLK的频率
选择不需要使用BUSY信号，所述
CS_B引脚可以连接到一个公共线，以便所有的
设备同时配置（图
用附加的控制逻辑，各个装置可以是
通过断言每个器件的CS_B销分别装入
反过来，然后启用相应的配置数据。
PROM中还可以存储针对每个个别位流
FPGA在不同的设计SelectMAP配置
修订。当设计修订的利用，更多的
控制逻辑可以被用来选择适当的位流
通过断言EN_EXT_SEL销，以及使用该
REV_SEL [1 ：0]引脚选择所需的比特流，而
断言CS_B引脚为FPGA比特流
定位（图
用于计时的并行配置的链条，所述第一
FPGA在链中可以被设置为主动SelectMAP ，
生成CCLK ，设置为剩余的设备
从动SelectMAP或所有FPGA器件可被设置为
从动SelectMAP和外部生成的时钟可以
用于驱动的配置界面。再次，该
各器件的数据手册应咨询
一个特定的FPGA器件的详细信息，包括
其配置方式是通过有针对性的支持
FPGA器件。
发起FPGA配置
通过发起FPGA配置选项
平台上的Flash PROM包括：
•
•
•
上电时自动配置
施加外部PROG_B （或程序）的脉冲
运用JTAG CONFIG指令
继FPGA的上电顺序或断言
在PROG_B （或程序）引脚的FPGA的
配置存储器被清零，其配置方式
选，并在FPGA准备接受一个新的
配置比特流。 FPGA的PROG_B引脚可
由外部源的控制，或者可选地，所述
平台闪存PROM中集成了CF引脚，可以
绑到FPGA的PROG_B引脚。执行CONFIG
通过JTAG指令脉冲的CF输出低一次
300-500纳秒，复位FPGA和启动配置。
iMPACT软件中可以发出JTAG CONFIG
命令通过设定来启动FPGA配置
"Load FPGA"选项。
当使用XCFxxP平台的Flash PROM与设计
revisioning启用， CF引脚应始终连接
到FPGA上的PROG_B （或程序）引脚，以确保
当前的设计修改的选择被采样时
FPGA的复位。该XCFxxP PROM的电流采样。
从外部REV_SEL销的设计修改的选择
上或内部可编程的版本选择位
CF的上升沿当JTAG CONFIG命令
执行时， XCFxxP将采样的全新设计改版
启动FPGA配置之前选择
序列。当使用XCFxxP平台的Flash PROM
没有设计修订，如果CF销不连接到
FPGA的PROG_B （或程序）引脚，则XCFxxP
CF引脚必须接高电平。
级联配置PROM
当一个串行菊花链配置多个FPGA ，
在SelectMAP平行链配置多个FPGA ，
或配置一个FPGA需要更大
配置比特流，级联的PROM提供
额外的内存（图
和
多种
平台闪存PROM中可以通过使用被串联
CEO输出来驱动下游设备的CE输入。
的时钟信号和的所有平台闪存中的数据输出
DS123 （ V2.9 ） 2006年5月9日
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XILINX [ XILINX, INC ]
