R
Platform Flash在系统可编程配置PROM
PROM 0
REV 0
（ 8兆位）
PROM 0
REV 0
（ 8兆位）
PROM 0
PROM 0
REV 0
（ 8兆位）
PROM 0
REV 0
（ 16兆位）
REV 1
（ 8兆位）
REV 1
（ 8兆位）
REV 0
（ 32兆位）
REV 2
（ 8兆位）
REV 2
（ 16兆位）
REV 3
（ 8兆位）
REV 1
（ 16兆位）
REV 1
（ 24兆位）
4设计修订
3设计修订
2设计修订
1设计修订
（一）设计修订存储实例为单XCF32P PROM
PROM 0
REV 0
（ 16兆位）
PROM 0
REV 0
（ 16兆位）
REV 0
（ 32兆位）
REV 1
（ 16兆位）
REV 1
（ 16兆位）
REV 1
（ 16兆位）
PROM 0
PROM 0
REV 0
（ 16兆位）
REV 0
（ 32兆位）
PROM 0
PROM 1
REV 2
（ 16兆位）
PROM 1
PROM 1
PROM 1
PROM 1
REV 2
（ 32兆位）
REV 3
（ 16兆位）
REV 1
（ 32兆位）
REV 1
（ 32兆位）
REV 0
（ 32兆位）
4设计修订
3设计修订
2设计修订
1设计修订
ds123_20_102103
（二）设计版本存储实例跨越两个XCF32P PROM中
图5：
设计修改存储实例
PROM与FPGA配置模式和连接摘要
FPGA的I / O，逻辑功能和内部
互连由配置数据确定
包含在FPGA的比特流。加载比特流来
到FPGA中无论在通电时，或在自动
命令，根据FPGA的模式的状态
销。赛灵思平台闪存PROM中的设计
直接下载到FPGA的配置界面。
这是由所支持的FPGA的配置模式
XCFxxS平台闪存PROM中包括：主串和
从串行。 FPGA的配置模式，这些模式是
由XCFxxP平台的Flash PROM的支持包括：
主串，从串，主动SelectMAP和从
SelectMAP 。下面是所支持的一个简短的摘要
FPGA的配置模式。请参见相应的FPGA数据
片设备配置的详细信息，包括哪些
配置模式由目标FPGA支持
装置。
FPGA主串行模式
在主串行模式下，FPGA自动加载
从外部位串行的形式配置比特流
内存配置时钟同步（ CCLK ）
由FPGA产生。在上电时或重新配置，
FPGA的模式选择引脚，用于选择主
串行配置模式。主串行模式提供了一个
简单的配置界面。只有一条串行数据线，一
时钟线，以及两条控制线（INIT和DONE ）是
需要配置一个FPGA 。从PROM数据
依次读出在单一数据线（DIN），访问
通过PROM的内部地址计数器，该计数器是
增加对CCLK的每个有效上升沿。串行
比特流数据必须建立在FPGA的DIN输入引脚
很短的时间，然后FPGA的每个上升沿的内部
产生CCLK信号。
通常情况下，可以选择一个宽的频率范围
FPGA的内部产生CCLK总是启动
DS123 （ V2.9 ） 2006年5月9日
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XILINX [ XILINX, INC ]
