R
Platform Flash在系统可编程配置PROM
T
CKMIN
TCK
T
MSS
T
MSH
TMS
T
DIS
T
DIH
TDI
T
DOV
TDO
DS026_04_020300
图6：
测试访问端口时序
TAP AC参数
显示时序参数中显示的波形TAP
表8：
测试访问端口时序参数
符号
T
CKMIN
T
MSS
T
MSH
T
DIS
T
DIH
T
DOV
描述
TCK最小时钟周期时， V
CCJ
= 2.5V或3.3V
TMS建立时间当V
CCJ
= 2.5V或3.3V
TMS的保持时间当V
CCJ
= 2.5V或3.3V
TDI建立时间时， V
CCJ
= 2.5V或3.3V
TDI保持时间当V
CCJ
= 2.5V或3.3V
TDO有效的延迟时， V
CCJ
= 2.5V或3.3V
民
100
10
25
10
25
-
最大
-
-
-
-
-
30
单位
ns
ns
ns
ns
ns
ns
附加功能对于XCFxxP
内部振荡器
在8/16/32兆位XCFxxP平台的Flash PROM中包括
一个可选的内部振荡器，可用来驱动
CLKOUT和数据引脚上的FPGA配置界面。
内部振荡器可以在设备中启用亲
编程，并且可以被设置为默认的频率或
到较低的频率（ AC
在编程过程中的CLKOUT信号有效，并且是
主动当CE为低和OE / RESET为高。当解散
禁止时， CLKOUT引脚被置于高阻抗状态
并应被拉到高外部提供一个已知的
状态。
当级联平台的Flash PROM的与CLKOUT
使能时，在完成后它的数据传送中，第一PROM
禁止CLKOUT和释放的CEO引脚使
在PROM链中下一个PROM 。接下来的PROM将开始
驱动CLKOUT信号，一旦PROM已启用，
数据可用于传输。
期间没有compres-高速并行配置
锡永，在FPGA驱动BUSY信号上的配置
界面。当BUSY为高电平时， PROM的接口
最终地址计数器停止递增，而目前
数据值被保持在所述数据输出。当BUSY为高，
PROM的将继续驱动的CLKOUT信号到
FPGA ，时钟FPGA的配置逻辑。当
FPGA拉高忙，表明它已准备好接收
额外的配置数据， PROM将开始驾驶
新的数据到配置界面。
CLKOUT
在8/16/32兆位XCFxxP平台的Flash PROM中包括
可编程选项以启用CLKOUT信号
这允许将PROM提供源同步
时钟对准到配置界面上的数据。该
CLKOUT信号从两个时钟源之一：
CLK输入引脚或内部振荡器。输入时钟
在PROM编程过程中源的选择
序列。输出数据是可用的上升沿
CLKOUT 。
DS123 （ V2.6 ） 2005年3月14日
初步产品规格
8
XILINX [ XILINX, INC ]
