R
Platform Flash在系统可编程配置PROM
出）必须被用作时钟信号，用于配置
界面，驾驶的目标FPGA的配置时钟
输入引脚（ CCLK ） 。无论是PROM的CLK输入引脚或
内部振荡器必须被选择为源CLK-
OUT 。任何目标FPGA连接到PROM必须能操作
吃的奴隶在配置链中，与
配置模式设置为从串行模式或从属
SelectMap （并行）模式。
如果解压启用时， CLKOUT信号
成为一个受控时钟输出具有减小的最大
频率。当解压缩后的数据还没有准备好时， CLK-
OUT引脚被置于高阻抗状态，并且必须被拉到高
从外部提供一个已知的状态。
退役忙的时候输入自动退出
PRESSION被启用。
减压
在8/16/32兆位XCFxxP平台的Flash PROM中包括
内置的数据解压缩兼容赛灵思先进
压缩技术。压缩的Flash平台
PROM文件从目标FPGA位流生成（S ）
用IMPACT软件。只有从串行和从
SelectMAP （平行）配置模式支持
使用XCFxxP PROM时， FPGA配置亲
编程了一个压缩的比特流。压缩率
将取决于几个因素，其中包括目标发生变化
器件系列和目标设计的内容。
在PROM中启用了压缩选项
编程序列。 PROM的解压
驱动时钟的数据到之前所存储的数据
FPGA的配置界面。如果是减压
使能，则平台Flash时钟输出引脚（ CLK-
设计修订
设计修订允许用户创建最多四个
在一个PROM独特的设计修改或跨存储
多个级联的PROM 。设计修订被抑制
移植的8/16/32兆XCFxxP平台的Flash PROM中
在串行和并行模式。设计修订能
被压缩的PROM文件中使用，并且还可以当
CLKOUT功能被启用。该PROM编程文件
随着创建的版本信息文件（ .cfi ）
用IMPACT软件。该.cfi文件是必需的，以
能够在影响力的设计修改方案。
一个设计版本是由从1到
n
8-Mbit
存储器块。如果一个单一的设计修改包含以下
大于8兆比特的数据，然后将剩余的空间被填充
与所有的人。较大的设计修改可以跨越几个
8兆位存储器块，并且保留在最后的任何空间
8兆位内存块被填充为全1。
•
一个32 - Mbit的PROM包含四个8 - Mbit的记忆
块，并因此可以存储多达四个独立
设计修订： 1个32 - Mbit的设计修改，二
16 - Mbit的设计修改， 3个8 - Mbit的设计修改，
4个8兆比特的设计修改，等等。
因为8兆位的最小尺寸要求的
每一个版本，一个16兆PROM只能存储
多达两个独立的设计修改：一个16兆位
的设计修改，一个8兆位的设计修改，或者两个
8 - Mbit的设计修改。
一个8 - Mbit的PROM只能存储一个8 - Mbit的
设计修改。
cading一个16兆位存储器PROM和一个8兆比特的PROM ，也有
的可用空间24兆比特，因此最多三个另行
税率设计修改可以存储： 1个24兆的设计
修订版， 2个8 Mbit的设计修改，或者3个8 Mbit的设计
修订。
SEE
对于如何将多个修订版的一些基本的例子
sions可以被存储。设计修改分区是han-
文件生成在撞击过程中自动DLED 。
在PROM文件的创建，每一个设计版本是
分配一个版本号：
版本0 = '00'
修订1 = “01”
修订2 = ' 10 '
修订3 = ' 11'
用一组编程平台快擦写存储器后
设计修改，特定的设计修改可以是
销或使用：使用外部REV_SEL [0 1 ]中选择
内部可编程设计的版本控制位。该
EN_EXT_SEL引脚确定的外部引脚或内部
位用于选择的设计修改。当
EN_EXT_SEL是低，设计修改的选择被控制
由外部版本选择引脚REV_SEL [1：0 ] 。当
EN_EXT_SEL是高，设计修改选择所配置
通过内部的可编程版本选择控制受控
位。在上电时，设计修改选择输入
（引脚或控制位）在内部取样。上电后，
当CE有效（低）使PROM输入，
设计修改的选择输入后，再次采样
在CF脉冲的上升沿。从所选择的数据
设计修改，然后在FPGA的配置介绍
化界面。
•
•
更大的设计修改，可以拆分成几个级联
PROM中。例如，两个32 - Mbit的PROM中，最多可存储
四个独立的设计修改：一个64兆的设计修改，
两个32 - Mbit的设计修改， 3个16兆的设计修订版
sions ， 4个16兆位的设计修改，等等。当磁带式
DS123 （ V2.6 ） 2005年3月14日
初步产品规格
9
XILINX [ XILINX, INC ]
