Internet Data Sheet
HYS64D[32/16]0x0[G/H]DL–[5/6]–C
Small-Outline DDR SDRAM Modules
3.3
AC Characteristics
TABLE 11
AC Timing - Absolute Specifications for PC3200 and PC2700
Parameter
Symbol –5
–6
Unit Note1)/ Test
Condition
DDR400B
DDR333
Min.
Min.
Max.
Max.
2)3)4)5)
DQ output access time from CK/CK tAC
–0.5
+0.5
0.55
8
–0.7
0.45
6
+0.7
0.55
12
ns
2)3)4)5)
CK high-level width
Clock cycle time
tCH
tCK
0.45
tCK
5
ns
ns
ns
tCK
tCK
CL = 3.0 2)3)4)5)
CL = 2.5 2)3)4)5)
CL = 2.0 2)3)4)5)
6
12
6
12
7.5
12
7.5
0.45
12
2)3)4)5)
CK low-level width
tCL
0.45
0.55
)
0.55
2)3)4)5)6)
Auto precharge write recovery +
precharge time
tDAL
(tWR/tCK)+(tRP/tCK
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
tDH
0.4
—
—
0.45
1.75
—
—
ns
ns
DQ and DM input pulse width (each tDIPW
1.75
input)
2)3)4)5)
2)3)4)5)
DQS output access time from CK/CK tDQSCK
–0.6
0.35
+0.6
—
–0.6
0.35
+0.6
—
ns
DQS input low (high) pulse width
(write cycle)
tDQSL,H
tCK
DQS-DQ skew (DQS and associated tDQSQ
DQ signals)
Write command to 1st DQS latching tDQSS
—
+0.40
1.25
—
+0.45
1.25
ns
TSOPII 2)3)4)5)
2)3)4)5)
0.72
0.75
tCK
transition
2)3)4)5)
2)3)4)5)
DQ and DM input setup time
tDS
0.4
0.2
—
—
0.45
0.2
—
—
ns
DQS falling edge hold time from CK tDSH
tCK
(write cycle)
2)3)4)5)
DQS falling edge to CK setup time tDSS
0.2
—
0.2
—
tCK
(write cycle)
2)3)4)5)
Clock Half Period
tHP
Min. (tCL, tCH
)
—
Min. (tCL, tCH
)
—
ns
ns
2)3)4)5)7)
Data-out high-impedance time from tHZ
—
+0.7
–0.7
+0.7
CK/CK
Address and control input hold time tIH
0.6
0.7
2.2
—
—
—
0.75
0.8
—
—
—
ns
ns
ns
Fast slew rate
3)4)5)6)8)
Slow slew rate
3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse width tIPW
2.2
(each input)
Rev. 1.31, 2006-09
17
03292006-VN6D-DETI
QIMONDA [ QIMONDA AG ]
