ISO- CMOS
信号是4.096兆赫（ -C 40和C4b的）和
2.048兆赫（ C 20和C 20 ）的时钟，以及8千赫
MS0
X
MT8940
功能
MS0
0
MS1
0
的模式
手术
正常
MS1
0
的模式
手术
正常
功能
提供T1（ 1.544
MHz）的时钟同步
到的下降沿
输入帧脉冲（ F0i ） 。
DPLL ＃ 1除以CVB
由193输入的分
输出端连接到
DPLL ＃ 2 。
DPLL ＃ 1除以CVB
由256输入的分
输出端连接到
DPLL ＃ 2 。
1
0
0
1
DIVIDE-1
0
1
1
1
DIVIDE-2
注意：
X：表示不关心
1
1
的DPLL ＃ 1表1主要模式
帧脉冲（ F0B ），这是从16.388衍生
MHz的主时钟。这种模式也可以提供
与输入ST- BUS定时和帧信号
（ C8Kb ）为高电平，主时钟设定在16.384
兆赫。该DPLL不做任何修正本
配置和提供的定时信号
兼容，而没有任何抖动的ST-总线格式。
在自由运行模式， DPLL ＃ 2生成和CEPT
没有外部ST- BUS定时和帧信号
除了投入主时钟设定在16.388兆赫。
因为主时钟源被设定在较高的
频率高于标称值时，数字锁相环使
必要的修改，以提供平均
定时兼容的ST-总线格式的信号。
的DPLL ＃ 2在单时钟- 1的操作
模式是相同的单时钟-2模式，
提供CEPT和ST -BUS兼容时机
同步到内部8 kHz的信号，信号
从DPLL ＃ 1分段方式获得。当
单时钟-1模式被选择为DPLL ＃2，它
自动选择DIVIDE - 1模式DPLL
＃1，并且因此，外部1.544 MHz的时钟信号
施加在CVB （引脚21）由DPLL ＃1除以
以8 kHz产生内部信号在其上
DPLL ＃ 2锁。同样，当单时钟- 2
模式被选择时，数字锁相环＃1是在除法-2模式，
用2.048兆赫的外部信号提供
内部8 kHz的信号， DPLL ＃ 2 。在这两个
模式，这种内部信号可在C8Kb （引脚
10）和数字锁相环＃ 2锁定到其下降沿提供
在CEPT和ST -BUS兼容的定时信号。
这是在对比的是普通模式，其中这些
定时信号具有上升沿同步
在C8Kb 8 kHz的信号。
的DPLL ＃ 2次要模式
次要模式DPLL ＃ 2取决于
该模式的状态选择位MS2和MS3 （引脚7
和17）。
提供ST -BUS / CEPT
定时信号锁定到
在8kHz的上升沿
输入信号在C8Kb 。
FREE- RUN提供ST- BUS时间
和帧无信号
外部输入，除了
主时钟。
单身
提供了CEPT / ST-
CLOCK - 1总线兼容时机
信号锁定到下落
在8kHz的内部边缘
通过DPLL提供的信号
#1.
单身
提供CEPT / ST- BUS
CLOCK- 2定时信号锁定到
在8kHz的下降沿
通过提供内部信号
DPLL ＃ 1 。
的DPLL ＃ 2表2主要模式
当MS3是HIGH时， DPLL ＃2操作中的任何一种
所选择MSO和MSI主要模式。
当MS3低，覆盖主要模式
选择并DPLL ＃ 2接受的外部时钟
4.096兆赫C4b的（引脚13）提供2.048兆赫
时钟（ C 20 C 20和）和8 kHz的帧脉冲
（ F0B ）与ST-总线格式兼容。
模式选择位MS2 ，控制信号
F0B方向（引脚6 ） 。当MS2为低电平时， F0B是一个
输入外部帧脉冲在8千赫。这
MS2
1
MS3
1
功能说明
提供ST- BUS 4.096 MHz和2.048
MHz的时钟和8kHz的帧脉冲
根据所选择的主要模式。
提供ST- BUS 4.096兆赫& 2.048兆赫
根据主要模式时钟
选择而F0B充当一个输入。
然而，输入上F0B有没有影响
的DPLL ＃2的操作，除非它是在
自由运行模式。
覆盖选择的主要方式，并
接受正确的相位相关的外部
4.096 MHz的时钟和8kHz的帧脉冲
提供ST-总线兼容的时钟在
2.048MHz.
覆盖选择的主要方式，并
接受4.096 MHz的外部时钟
提供ST-总线时钟和帧脉冲
在2.048 MHz和8 kHz的分别。
0
1
0
0
1
0
的DPLL ＃ 2表3次要模式
输入才有效，如果MS3也低和C4b的是
接受4.096 MHz的外部时钟，其具有
与外部输入适当的相位关系
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