MT8940
ISO- CMOS
相位采样是在一个帧执行一次（8 kHz）的
和部门都设置为8和193的DPLL ＃ 1 ，
用于锁定到输入的8下降沿
千赫产生T1（ 1.544 MHz）的时钟。虽然
相位采样的持续时间是相同的DPLL ＃2，
该部门被定为8和256提供的
CEPT / ST -BUS总线时钟频率为2.048 MHz的同步
的输入信号（ 8千赫）的上升沿。该
主时钟源为特定网络版将在12.355兆赫
± 100 ppm的DPLL的＃1和16.388兆赫± 32 ppm的
DPLL ＃ 2在整个温度范围内
操作。
输入MS0至MS3都用来选择
该MT8940的操作模式，见表1〜 4。所有
输出被分别控制到高
由各自的阻抗条件下使
控制。未提交的与非门可用
在应用程序中使用
涉及敏迪
MT8976/MH89760
(T1
接口）
和
MT8979 / MH89790 （ CEPT接口） 。
功能说明
该MT8940是双数字锁相环
提供定时和同步信号，以
T1和CEPT接口电路（ 30 + 2 ）
主多路复用数字传输链路。如
如图1所示，它有两个数字锁相
回路（的DPLL ） ，相关联的输出控制和
模式选择逻辑电路。两人的DPLL ，
虽然在原理类似，独立运营
提供T1（ 1.544兆赫）和CEPT （ 2.048兆赫）
传输时钟，和ST -BUS定时信号。
在两种操作的DPLL背后的原理是
在图3所示的主时钟分频为
8千赫，在那里与8千赫的输入进行比较，并
根据相位比较器的输出，
主时钟频率进行校正。该
MT8940实现在这两个频率校正
通过使用主时钟在略微方向
更高的频率除以它不变或
伸展它的周期（在两个离散瞬时
帧）的划分根据前阶段
比较输出。当输入频率为
操作模式
该MT8940的操作被划分为
主要和次要模式。主要模式是
德网络连接的模式选择引脚MS0定义为的DPLL
和MS1 。次要模式通过选择MS2
和MS3 ，而只适用于全数字锁相环＃ 2 。那里
是个不小的模式DPLL ＃ 1 。
主时钟
（ 12.355兆赫/
16.388兆赫）
频率
更正
÷8
产量
（ 1.544兆赫/
2.048兆赫）
的DPLL ＃ 1主要模式
DPLL ＃ 1可以在三种主要模式的操作
由MSO和MSI （表1 ）中选择。当MS1是
低，它在正常模式下，它提供了一个T1
（ 1.544兆赫）的时钟信号锁定到的下降沿
输入帧脉冲F0i （8千赫） 。 DPLL ＃ 1要求
的12.355兆赫± 100 PPM （ C12i ）主时钟输入。
在第二个和第三个主要模式（ MS1为HIGH ） ，
DPLL ＃ 1被设定为DIVIDE外部1.544兆赫或
适用于CVB （引脚21 ） 2.048 MHz信号。该
师可以通过MS 0被设置为任一193 （低）或
256 （高） 。在这些模式中， 8kHz的输出是
内部连接到DPLL ＃ 2 ，经营中
单时钟模式。
的DPLL ＃ 2大模式
有四种主要模式DPLL ＃ 2选择
由MSO和MSI ，如表2所示。在所有这些
模式DPLL ＃ 2提供了CEPT PCM 30时间，
和ST-总线时钟和帧信号。
在NORMAL模式下， DPLL ＃ 2提供了CEPT和
ST-总线兼容的定时信号锁定到
8 kHz的输入信号（ C8Kb ）的上升沿。这些
输入（ 8千赫）
相
对照
÷193
/
÷256
图3 - 数字锁相环的原理
越高，不变的主时钟分，从而
有效地加快式本机产生的时钟
并最终拉在与同步
输入。如果输入频率比除以下部
主时钟，主时钟的周期是
半个周期拉长，以在两个分离的瞬间
相采样周期。这引入了一个总延迟
一个主时钟周期过采样
持续时间，然后将其分频以产生本地
信号同步的输入。一旦输出
相位锁定到输入的有效边沿，所述
电路将保持在锁定状态，只要
输入频率锁定在范围内（ ± 1.04
赫兹的DPLL的） 。锁相范围足够宽
为满足CCITT线率特定网络阳离子（ 1.544
兆赫±值为130ppm和2.048兆赫为±50ppm ）的高
容量地面数字服务。
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