ISO- CMOS
引脚说明（续）
针＃
10
名字
C8Kb
描述
MT8940
时钟8 kHz-双向（ TTL兼容输入和开漏输出， 100K
内部电阻到V
DD
)
- 这是在上升沿8千赫的输入信号，该信号的全数字锁相环＃ 2
在正常模式下的锁。当DPLL ＃ 2是在单时钟模式下，该引脚输出
由DPLL ＃1提供的8 kHz的信号，其也被内部连接到数字锁相环＃ 2 。
时钟4.096兆赫（三态输出） -
这是出现在引脚上的信号的逆
13（ C4b的）在4.096兆赫，并在该帧脉冲（ F0B ）窗口的上升沿。高
此输出阻抗状态是由EN控制
C4o
（ 9脚） 。
地（ 0伏）
时钟4.096 MHz-双向（ TTL兼容输入和图腾柱输出）
- 当
的模式选择位的MS3 （引脚17 ）为高电平时，提供4.096 MHz的时钟输出与
在该帧脉冲（ F0B ）窗口下降沿。当17脚为低电平， C4b的是一个输入（上拉
在内部V
DD
）以4.096 MHz的外部时钟。
时钟2.048兆赫（三态输出）
- 这是除2 C4b的输出（引脚13 ）和
在该帧脉冲（ F0B ）窗口的下降沿。该输出的高阻抗状态
由EN控制
C2o
（引脚16 ） 。
时钟2.048兆赫（三态输出） -
这是除2 C4b的输出的（引脚13）和
在该帧脉冲（ F0B ）窗口的上升沿。该输出的高阻抗状态是
通过EN控制
C2o
（引脚16 ） 。
启用2.048 MHz时钟（ TTL兼容输入）
- 此高电平有效输入（内部上拉
到V
DD
）使二者-C 20和C 20的输出（管脚14和15） 。低电平时，这些输出
在高阻抗状态。
模式选择3输入（ TTL兼容） -
该输入（内部上拉至V
DD
）结合
与MS2 （引脚7 ）选择操作的DPLL ＃ 2次要模式。 （请参阅表3）。
输入A和B （ TTL兼容） - 这些
有两个输入（内部上拉至V
SS
）的
未提交的与非门
.
输出y（图腾柱输出） -
输出未提交的与非门。
可变时钟双向（ TTL兼容输入和图腾柱输出） -
当
作为过程的DPLL ＃ 1 NORMAL模式输出（ MS1 -LOW ） ，该引脚提供
1.544 MHz的时钟锁定到输入帧脉冲F0i （引脚5） 。当MS1为高电平时，它是一个
输入（内部上拉至V
DD
）以1.544 MHz或2.048 MHz的外部时钟，以提供
内部信号以8 kHz到DPLL ＃ 2 。
可变时钟（三态输出） -
这是在信号的反向输出端上出现的
销21 ，其中，所述高阻抗状态的控制EN
CV
（引脚1 ） 。
复位（施密特触发输入） - 此
输入端（低电平有效）唤起复位条件为
装置。
V
DD
(+5V)
电源。
11
C4o
12
13
V
SS
C4b
14
C2o
15
C2o
16
EN
C2o
17
18,19
20
21
MS3
艾毕
Y
o
CVB
22
23
24
CV
RST
V
DD
3-29
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