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    N25Q128A11B1241F 参数 Datasheet PDF下载

    N25Q128A11B1241F图片预览
    型号： N25Q128A11B1241F
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    内容描述： 128兆位， 1.8 V ，多个I / O ， 4 KB的界别分组擦除引导扇区， XIP启用，串行闪存与108 MHz的SPI总线接口 [128-Mbit, 1.8 V, multiple I/O, 4-Kbyte subsector erase on boot sectors, XiP enabled, serial flash memory with 108 MHz SPI bus interface]
    分类和应用： 闪存
    文件页数/大小： 185 页 / 5874 K
    品牌： MICRON [ MICRON TECHNOLOGY ]
     浏览型号N25Q128A11B1241F的Datasheet PDF文件第134页浏览型号N25Q128A11B1241F的Datasheet PDF文件第135页浏览型号N25Q128A11B1241F的Datasheet PDF文件第136页浏览型号N25Q128A11B1241F的Datasheet PDF文件第137页浏览型号N25Q128A11B1241F的Datasheet PDF文件第139页浏览型号N25Q128A11B1241F的Datasheet PDF文件第140页浏览型号N25Q128A11B1241F的Datasheet PDF文件第141页浏览型号N25Q128A11B1241F的Datasheet PDF文件第142页  
    Instructions  
    N25Q128 - 1.8 V  
    Figure 76. Read OTP instruction and data-out sequence QIO-SPI  
    S
    C
    0
    1
    2
    3
    4
    5
    6
    7
    8
    9 10  
    22 23  
    15 16 17 18 19 20 21  
    Data Data  
    out 1 out n  
    Instruction  
    4
    0
    4
    0
    4
    0
    4
    0
    4
    0
    4
    0
    DQ0  
    DQ1  
    DQ2  
    5
    6
    1
    2
    5
    6
    1
    2
    5
    6
    1
    2
    5
    6
    1
    2
    5
    6
    1
    2
    5
    6
    1
    2
    DQ3  
    7
    3
    7
    3
    7
    3
    7
    3
    7
    3
    7
    3
    Dummy (ex.: 10)  
    Quad_Read_OTP  
    9.3.4  
    Write Enable (WREN)  
    The Write Enable (WREN) instruction sets the Write Enable Latch (WEL) bit. Apart form the  
    parallelizing of the instruction code on the four pins DQ0, DQ1, DQ2 and DQ3, the  
    instruction functionality is exactly the same as the Write Enable instruction of the Extended  
    SPI protocol, please refer to Section 9.1.9: Write Enable (WREN) for further details.  
    Figure 77. Write Enable instruction sequence QIO-SPI  
    S
    0
    1
    C
    Instruction  
    DQ0  
    DQ1  
    DQ2  
    DQ3  
    Quad_Write_Enable  
    138/185  

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