IS61NLP12832B
IS61NLP12836B/IS61NVP12836B
IS61NLP25618A/IS61NVP25618A
PIN CONFIGURATION
100-Pin TQFP
99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
100
100
DQPc
DQc
NC
DQc
DQc
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQPb
DQb
NC
DQb
DQb
DQc
DQb
V
DDQ
Vss
V
DDQ
Vss
V
DDQ
VDDQ
Vss
Vss
DQc
DQc
DQc
DQc
DQb
DQb
DQb
DQb
DQc
DQc
Vss
DQc
DQc
Vss
DQb
DQb
Vss
DQb
DQb
Vss
V
DDQ
V
DDQ
V
DDQ
VDDQ
DQc
DQc
DQb
DQb
DQc
NC
DQc
NC
DQb
Vss
NC
DQb
Vss
NC
VDD
VDD
NC
Vss
V
DD
NC
Vss
VDD
ZZ
ZZ
DQa
DQa
DQa
DQa
DQd
DQd
DQd
DQd
V
DDQ
VDDQ
V
DDQ
V
DDQ
Vss
Vss
Vss
DQd
Vss
DQd
DQa
DQa
DQa
DQa
DQd
DQd
DQd
DQd
Vss
DQa
DQa
Vss
DQd
DQd
Vss
DQa
DQa
Vss
V
DDQ
V
DDQ
V
DDQ
VDDQ
DQd
DQd
DQPd
DQa
DQa
DQPa
DQd
DQd
NC
DQa
DQa
NC
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
128K x 32
128K x 36
PIN DESCRIPTIONS
A0,ꢀA1ꢀ
SynchronousꢀAddressꢀInputs.ꢀTheseꢀ
pinsꢀmustꢀtiedꢀtoꢀtheꢀtwoꢀLSBsꢀofꢀtheꢀ
address bus.
CE, CE2, CE2 Synchronous Chip Enable
OE
Output Enable
SynchronousꢀDataꢀInput/Output
DQa-DQdꢀ
A
Synchronous Address Inputs
SynchronousꢀClock
DQPa-DQPdꢀ ParityꢀDataꢀI/O
MODEꢀꢀ ꢀ BurstꢀSequenceꢀSelection
CLKꢀꢀ
ADVꢀꢀ
BWa-BWdꢀ
WEꢀ
SynchronousꢀBurstꢀAddressꢀAdvance
SynchronousꢀByteꢀWriteꢀEnable
WriteꢀEnable
Vd d ꢀ
VS S ꢀ
Vd d q
ZZꢀ
ꢀ
ꢀ
+3.3V/2.5VꢀPowerꢀSupply
GroundꢀforꢀoutputꢀBuffer
IsolatedꢀOutputꢀBufferꢀSupply:ꢀ+3.3V/2.5V
SnoozeꢀEnable
CKE
Clock Enable
ꢀ
Vssꢀ
NCꢀ
ꢀ
ꢀ
GroundꢀforꢀCore
NotꢀConnected
8ꢀ
Integrated Silicon Solution, Inc. — www.issi.com
Rev. D
09/10/07
ISSI [ INTEGRATED SILICON SOLUTION, INC ]
