IS61NLP12832B
IS61NLP12836B/IS61NVP12836B
IS61NLP25618A/IS61NVP25618A
119-PIN PBgA PACKAgE CONFIGURATION
128K x 36 (TOP VIEW)
1
2
3
4
5
6
7
A
B
C
D
V
DDQ
A
A
A
A
NC
A
A
A
V
DDQ
NC
NC
CE2
A
ADV
CE2
A
NC
NC
VDD
A
DQc
DQc
DQPc
DQc
DQc
DQc
V
SS
SS
SS
NC
CE
OE
NC
WE
Vss
Vss
Vss
BWb
DQPb
DQb
DQb
DQb
DQb
DQb
V
V
E
F
V
DDQ
DQc
DQc
VDDQ
BWc
DQb
DQb
G
VSS
DQc
Vss
NC
DQb
H
J
NC
V
DDQ
DQd
DQd
VDD
VDD
V
DD
VDDQ
K
L
V
SS
DQd
DQd
DQd
DQd
DQPd
CLK
NC
Vss
BWa
Vss
Vss
Vss
DQa
DQa
DQa
DQa
DQPa
DQa
DQa
BWd
V
DDQ
V
SS
CKE
VDDQ
M
N
P
R
T
DQd
DQd
A
1
0
*
*
DQa
DQa
VSS
A
VSS
NC
NC
A
NC
NC
MODE
A
VDD
NC
A
A
NC
ZZ
A
NC
NC
U
V
DDQ
NC
NC
NC
V
DDQ
Note:ꢀA0ꢀandꢀA1ꢀareꢀtheꢀtwoꢀleastꢀsignificantꢀbits(LSB)ꢀofꢀtheꢀaddressꢀfieldꢀandꢀsetꢀtheꢀinternalꢀburstꢀcounterꢀifꢀburstꢀisꢀdesired.
PIN DESCRIPTIONS
OE
Output Enable
Symbolꢀ
A
PinꢀName
ZZꢀ
ꢀ
PowerꢀSleepꢀModeꢀꢀ
BurstꢀSequenceꢀSelection
PowerꢀSupply
Address Inputs
MODE
Vd d
A0,ꢀA1ꢀ
ADVꢀꢀ
SynchronousꢀBurstꢀAddressꢀInputs
SynchronousꢀBurstꢀAddressꢀAdvance/
Load
VS S ꢀ
NCꢀ
ꢀ
ꢀ
Ground
WEꢀ
SynchronousꢀRead/WriteꢀControlꢀ
Input
NoꢀConnect
DQa-DQdꢀ
DQPa-Pdꢀ
DataꢀInputs/Outputs
ParityꢀDataꢀI/O
CLKꢀꢀ
CKE
CE
SynchronousꢀClock
Clock Enable
Vd d q ꢀ
ꢀ
OutputꢀPowerꢀSupply
Synchronous Chip Select
Synchronous Chip Select
Synchronous Chip Select
CE2
CE2
BWxꢀ(x=a-d)ꢀ SynchronousꢀByteꢀWriteꢀInputs
Integrated Silicon Solution, Inc. — www.issi.comꢀ
5
Rev. D
09/10/07
ISSI [ INTEGRATED SILICON SOLUTION, INC ]
