EtronTech
突发中断
读取读取中断
EM68932DVKB
突发读可以在突发结束前通过一个新的读命令，任何一家银行被打断。当
先前的突发中断时，从剩余的地址数据位是由从数据重写
新地址与全突发长度。从以前的读命令的数据继续显示
上，直到输出
CAS
从中断读命令延迟是满意的。在这一点上的数据
从中断读取命令出现。读取读取间隔为最小的1个时钟。
读取突发停机&写中断
要中断突发读与写命令时，突发停止命令必须置为避免数据
争用的I / O总线上放置到DQ （输出驱动器），在一个高阻抗状态。为确保DQ
是三态的一个周期中的写操作开始之前，在突发停止命令必须是
写命令之前施加的至少2个时钟周期为CL = 2和至少3个时钟周期CL = 3 。
READ打断了预充电
突发读可以通过在同一行的预充电被中断。需要的最小的1个时钟周期
读预充电时间。甲预充电命令，输出禁止延迟等效于
CAS
潜伏期。
写了写中断
甲突发写可通过新写命令的先前突发写操作完成之前被中断，
唯一的限制是其分开的间隔中的命令必须是至少一个时钟
周期。当先前的突发中断时，剩余的地址是由新的覆盖
地址和新的数据将被写入到器件中，直到编程突发长度被满足。
写了读& DM中断
突发写入可以通过Read命令任何银行被打断。为DQ必须在高阻抗
该断路读数据之前的状态中的至少一个时钟周期出现在输出端，以避免数据
争。当Read指令被断言，从突发写序列的任何残留数据
必须由糖尿病所掩盖。从最后的数据到读命令的延迟（叔
WTR
）是必需的，以避免数据
争的DRAM中。数据呈现在DQ引脚为读命令开始前会
实际被写入到存储器。不能在发出读命令中断一个写序列
在下一个时钟边沿之后的写命令。
写了预充电& DM中断
甲突发写可以用相同的银行的一个预充电之前的脉冲串完成之前被中断。
写恢复时间（t
WR
）从最后的数据到预充电命令所需。当预充电
命令有效时，从突发写周期中的任何残余的数据必须由糖尿病所掩盖。
突发停止命令
突发停止命令是通过具有启动
RAS
和
CAS
高配
CS
和
WE
低在上升
仅在时钟的边缘。突发停止命令的最少的限制，使之成为最简单的方法
终止一个脉冲串操作，当它已经完成之前使用。当突发停止命令
在一个突发读周期发出的，这两个后的数据和DQS （数据选通）到一个高阻抗状态
一个延迟，该延迟等于
CAS
在延迟模式寄存器设置。突发停止命令，但是，是
突发写入操作过程中不被支持。
钰创机密
11
1.0版
2009年8月
ETRON [ ETRON TECHNOLOGY, INC. ]
