CY7C9689
引脚说明
（续）
针
10
名字
RXFULL
I / O特性
信号说明
三态TTL输出接收FIFO满标志。
放，变化之后当接收FIFO使能（ FIFOBYP高）和它的标志是驱动
RXCLK ↑
（ CE为低电平） ， RXFULL被断言时的空间可用于四个或更少的
字符被写入到所述的HOTLink接收FIFO 。如果RXCLK输入不是
连续或将FIFO的速度比正在被接收的数据更慢访问
RXFULL还可以指示一些数据已被丢失，因为FIFO中的
溢出。
当接收FIFO被旁路（ FIFOBYP为低电平） ， RXFULL是deassert-
编表明有效数据可以存在。 RXFULL也被用来作为一个BIST
进度指示器，以及脉冲一次通过511字符BIST
循环。
当RXBISTEN有效（低电平） ， RXFULL成为接收BIST循环
进展指示器（不管FIFOBYP的逻辑状态） 。虽然RXBISTEN
是肯定， RXFULL被断言直到接收器检测到的BIST的开始
格局。然后RXFULL被拉高了的BIST模式的持续时间， PULS-
荷兰国际集团断言为每一个BIST循环的最后一个符号上的一个RXCLK周期。如果14
连续的28个符号被错误地接收， RXFULL返回到置
状态，直到一个BIST模式的开始再次检测。
这个输出的激活状态（高或低），是由国家决定的
在EXTFIFO输入。当EXTFIFO为低， RXFULL为低电平有效。当
EXTFIFO为高， RXFULL为高电平有效。
19
RXHALF
三态TTL输出接收FIFO半满标志。
放，变化之后当接收FIFO使能（ FIFOBYP为高和CE为低电平）
RXCLK ↑
RXHALF断言时的HOTLink接收FIFO是S半满（ 128煤焦
字符是半满） 。如果接收FIFO复位已启动（ RXRST是
采样断言了至少7 RXCLK周期） ， RXHALF是被拉高
牢固插入强制复位期间接收FIFO的空/满状态。
如果FIFOBYP为低， RXHALF仍然无效不具有逻辑功能。
仅在“全片”复位（即RXHALF被强制为高阻状态，而
RESET为低）。
21
RXEMPTY
三态TTL输出接收FIFO空标志。
放，变化之后当接收FIFO使能（ FIFOBYP高）和它的标志是驱动
RXCLK ↑
（ CE为低电平） ， RXEMPTY被断言时的HOTLink接收FIFO没有
数据转发到并行接口。如果接收FIFO复位一直initi-
ated （ RXRST取样断言了至少7 RXCLK周期） ，
RXEMPTY是断言执行的空/满状态的接收
复位时FIFO。
任何读操作时RXEMPTY是断言结果没有发生变化
在从最后一个有效读出的FIFO的状态，并且将数据保留在RXDATA
总线。当接收FIFO被旁路，但在解码器被使能，
RXEMPTY被用作有效数据指示符。当置为无效，表明
有效数据是存在于由RXSC / D所示的RXDATA或RXCMD输出。
当置位，表示一个SYNC字符（ JK或LM ）是存在于
RXCMD输出管脚。当接收FIFO被旁路（ FIFOBYP为低电平） ，
每当数据已经准备好RXEMPTY失效。
这个输出的激活状态（高或低），是由国家决定的
在EXTFIFO输入。当EXTFIFO为低， RXEMPTY为低电平有效。当
EXTFIFO为高， RXEMPTY为高电平有效。
9
CYPRESS [ CYPRESS SEMICONDUCTOR ]
