CY7C9689
引脚说明
（续）
针
71
CE
名字
I / O特性
信号说明
控制信号的
TTL输入采样芯片使能输入。低电平有效。
TXCLK| ， RXCLK| ，或当CE断言和RXCLK采样为低电平时，接收FIFO状态
REFCLK-
国旗被驱动到它们的激活状态。当此输入为无效，并取样
由RXCLK ，所述接收FIFO状态标志被放置在高阻抗状态。
当CE采样为低和RXEN变化，从拉高到
置，并且由RXCLK ，所述RXSC / D转换，采样RXDATA [7： 0]， RXDATA [9：8 ] /
RXCMD [ 2 ： 3 ]和VLTN输出驱动器的使能和去他们的驱动电平。
这些引脚保持驱动，直到RXEN采样无效。
当发送FIFO使能（ FIFOBYP高） ，以及CE断言
由TXCLK取样，发送FIFO状态标志被驱动到它们的激活
状态。当此输入为无效，并通过取样TXCLK ，发射
FIFO状态标志被放置在一个高阻抗状态。
当发送FIFO被旁路（ FIFOBYP是LOW ）和CE断言
并通过REFCLK取样，所述发送FIFO的状态标志被驱动到其
活动状态。当此输入为无效，并通过取样REFCLK中，
发送FIFO状态标志被放置在高阻抗状态。
当发送FIFO使能（ FIFOBYP高） ，CE已经被取样
低，从TXEN拉高变化断言，并通过取样
TXCLK ，将TXSC / D ， TXDATA [7： 0]， TXDATA [9：8 ] / RXCMD [2： 3] ，并
TXCMD [1：0 ]输入进行采样，并传递给发送FIFO 。这些输入
被采样的所有连续TXCLK周期，直到TXEN采样
拉高。
当发送FIFO被旁路（ FIFOBYP是低的） ，CE已经被取样
低，从TXEN拉高变化断言，并通过取样
REFCLK的TXSC / D ， TXDATA [7： 0]， TXDATA [9：8 ] / RXCMD [2： 3] ，并
TXCMD [1：0 ]输入进行采样，并传递到编码器或串行器作为
其他控制输入指示。这些输入进行采样，在所有连续
REFCLK周期，直到TXEN采样无效。
12
REFCLK
TTL时钟输入
PLL频率参考时钟。
此时钟输入被用作用于发送的定时基准和接收
锁相环。当发送FIFO被旁路（ FIFOBYP高） ，是REFCLK
也用作时钟的并行发送接口。
75
SPDSEL
静态控制输入
TTL电平
通常有线高速上网
或低
静态控制输入
TTL电平
通常有线高速上网
或低
速度选择。
从使用的为CY7C9689两个运营串口速率之一来选择。当
SPDSEL为高电平时，信号传输速率是100和200 M波特之间。当
低电平时，信号传输速率是在50和100 M波特之间。结合使用
与RANGESEL和BYTE8 / 10配置在VCO乘法器和除法。
范围选择。
选择适当的预分频器REFCLK输入。如果RANGESEL为低电平时，
REFCLK输入直接传递到发射PLL时钟倍频器。如果
RANGESEL为HIGH ， REFLCK是由两个被发送到反式 - 之前分
麻省理工学院的PLL倍频。
当发送FIFO被旁路（ FIFOBYP为低电平） ，与RANGESEL
HIGH或LOW SPDSEL ， TXFULL切换以一半的REFCLK速率，以提供一个
字符速率指示，并显示时的数据可以被接受。
51
RESET
异步
TTL输入
主复位的内在逻辑。
脉冲低电平为一个或一个以上的REFCLK周期。
74
RANGESEL
10
CYPRESS [ CYPRESS SEMICONDUCTOR ]
