CY7C9689
引脚说明
（续）
针
28
名字
FIFOBYP
I / O特性
静态控制输入
TTL电平
通常有线高速上网
或低
FIFO旁路启用。
置位后，发送和接收FIFO被旁路。在此模式下
TXCLK不被使用。相反，所有的数据传输必须是同步的REFCLK 。
发送FIFO状态标志同步到REFCLK 。所有接收到的数据是
同步到RXCLK输出。接收FIFO状态标志同步
RXCLK （已恢复接收PLL时钟字符） 。
如果没有声明，则发送和接收FIFO使能。在此模式下
所有的发送FIFO写入同步到TXCLK ，所有接收FIFO
读操作是同步的RXCLK输入。
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BYTE8/10
静态控制输入
TTL电平
通常有线高速上网
或低
8月10号位并行数据尺寸选择。
当设置为8位数据（ BYTE8 / 10为高电平），并在编码器被使能
（ ENCBYP高） ， 8位数据字和4位命令字符
在TXDATA捕获[7：0 ]或TXCMD [ 3：0]的输入（由TXSC / D选
输入），并传递到发送FIFO （如果启用）和编码器。收到
字符解码，通过接收FIFO （如果启用） ，并通过
提出了在任一RXDATA [7：0 ]或RXCMD [ 3：0]输出并指示
在RXSC / D输出。
当设置为8位数据（ BYTE8 / 10为高电平），并在编码器被旁路
（ ENCBYP是低的） ，内部数据通路为10位的字符集。每
接收到的字符呈现给接收FIFO （如果启用） ，并通过
到RXDATA [9：0 ]输出。
当对10位数据（ BYTE8 / 10是低的）和编码器设置被启用
（ ENCBYP高） ， 10位数据字和2位命令字符
被捕获在TXDATA [9：0 ]或TXCMD [ 1：0]输入（由TXSC / D选
输入），并传递到发送FIFO （如果启用）和编码器。收到
字符解码，通过接收FIFO （如果启用） ，并通过
提出了在任一RXDATA [9：0 ]或RXCMD [ 1：0]输出并指示
在RXSC / D输出。
当设定为10位数据（ BYTE8 / 10是低的）和编码器被旁路
（ ENCBYP是低的） ，则内部时钟的数据通路为12位的字符集。
每一个接收到的字符呈现给接收FIFO （如果启用） ，并
传递给RXDATA [9：0 ]和RXCMD [1：0 ]输出。
49
EXTFIFO
静态控制输入
TTL电平
通常有线高速上网
或低
外部FIFO模式。
EXTFIFO修改的RXEN和TXEN投入和时间的活动状态
的发射器和接收器的数据总线。当配置为外部的FIFO
（ EXTFIFO高） ， TXEN被认为由一个空标志来驱动
附CY7C42X5 FIFO和RXEN假定由几乎被驱动
全旗附加CY7C42X5 FIFO中。在这种模式下，激活的数据转换
是在下面的时钟边沿“可以”，则数据总线上的时钟。
如果没有配置外部的FIFO （ EXTFIFO为低电平） ， TXEN假设
要被驱动的流水线寄存器和RXEN假定由一个驱动
控制器的流水线寄存器。在这种模式下，激活的数据转变为内
同一时钟作为时钟边缘是“可以”的数据总线。
EXTFIFO还修改的接收和发送FIFO标志的输出状态。
当配置为外部的FIFO （ EXTFIFO高） ，在满和空
FIFO标志是高电平（半满标志始终是低电平有效） 。当不
配置为外部的FIFO （ EXTFIFO是低的） ，所有的FIFO中的标志是活性
低。
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ENCBYP
静态控制输入
TTL电平
通常有线高速上网
或低
使编码器旁路模式。
当认定时，编码器和解码器被旁路。数据都会发送
泰德不4B / 5B或5B / 6B编码（但NRZI编码） ， LSB在前。重
可察觉数据以并行字符到并行接口，而不
解码。
当无效时，数据通过既在传输路径编码器通过
和解码器中的接收路径。
信号说明
11
CYPRESS [ CYPRESS SEMICONDUCTOR ]
