CY7C9689
引脚说明
（续）
针
14, 17, V
DD
35, 55,
62, 64
4,11, V
SS
13, 15,
26, 37,
38, 39,
52, 57,
63, 66
名字
I / O特性
信号说明
电源TTL I / O信号和内部电路。
地面TTL I / O信号和内部电路。
CY7C9689的HOTLink操作
概观
该CY7C9689旨在将在两个并行数据
短距离和长距离用最小的开销或主机系
TEM干预。这是通过将所述杆来完成
等位基因字符转换为串行比特流，传输这些SE-
里亚尔位在高速，并且将所接收的串行比特
回原始的并行数据格式。
该CY7C9689提供了大量的功能集，允许它被用于
在宽范围的主机系统。一些的结构的
选项
• AMD TAXIchip 4B / 5B & 5B / 6B兼容的编码器/解码器
• AMD TAXIchip兼容的串行链路
• AMD TAXIchip平行的命令和数据I / O总线
架构
•8位或10位的字符尺寸
•用户自定义数据包或帧结构
•两个八度的数据速率范围
•异步（ FIFOed ）或同步数据接口
•嵌入或旁路FIFO中的数据存储
•编码或非编码
•多PHY功能
这种灵活性允许CY7C9689满足数据传输
几乎所有的系统的需求。
传输数据路径
数据传输接口/发送数据FIFO
发送数据接口到主机系统是可配置的
无论是作为一个异步缓冲（ FIFOed ）并行接口
或作为同步流水线寄存器。总线本身可以是
为操作配置为8位或10位字符
宽度。
当配置为异步操作（其中主机的
总线接口时钟异步运行的串行煤焦
ACTER和位流时钟） ，主机接口成为该
的同步FIFO由TXCLK时钟。在这种配置
化内部256个字符的发送FIFO使能的
功能，则主机接口将被写入在从DC到任何速率
50兆赫。
当配置为同步操作，发射IN-
terface的时钟由REFCLK和经营同步
内部字符和位流时钟。输入寄存器
可以写在任1 / 10或1 / 12日的串行比特率。这
接口可以当配置为主频可高达40 MHz的
8位数据宽度，以及多达33兆赫时被配置为10位
数据总线宽度。实际的时钟速率取决于数据速率，以及
作为RANGESEL和SPDSEL逻辑电平。
异步和同步接口操作
以上的FIFO状态的逻辑意义上支持用户控制
标志。满和空标志的发射器和接收器
可以是高电平或低电平有效。这有利于接口
与现有的控制逻辑或外部的FIFO以最小的或不
外部胶合逻辑。
编码器
从主机接口或发送FIFO数据接着通过
一个编码器模块。该CY7C9689包含4B / 5B和
了用于改善串行传输5B / 6B编码器
的数据的特性。对于那些包含系统其
自己的编码器或扰频器，这编码器可以被旁路。
串行器/线路驱动器
来自编码器的数据被传递到一个串行器。这硒
rializer以10或12倍的字符速率。与
内部FIFO使能， REFCLK可在1X，2X运行，或者4倍的
字符率。与FIFO的旁路， REFCLK就可以工作
吃了1倍或2倍的字符率。序列化的数据输出
在两个PECL兼容差分线driv- NRZI格式
器被配置为驱动传输线或光模块。
接收数据接口
线路接收器/解串器/成帧器
串行数据在两个PECL兼容differ-一个接收
无穷区间线路接收器。的数据被传递到两个一时钟和
数据恢复锁相环（PLL），和一个Deserializ-
呃转换NRZI串行数据转换为并行NRZ字符。
成帧器调整这些字符的边界
匹配的原始发送的字符。
解码器
并行字符分别通过一对5B / 4B或传递
6B / 5B解码器和返回到其原来的形式。对于系
TEMS是利用外部解码或解扰后，
解码器可被绕过。
接收数据接口/接收数据FIFO
来自解码器的数据被传递到任何一个同步再
人为对象的FIFO或者被直接传递到输出寄存器。该
输出寄存器可针对8位字符进行配置或
10位字符的操作。
当配置为异步缓冲（ FIFOed ） IN-
terface ，数据是通过一个256个字符通过接收
FIFO中，允许数据被读取，在从DC至50中任率
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CYPRESS [ CYPRESS SEMICONDUCTOR ]
