CY7B923
CY7B933
在线材为基础的系统，输出的控制可能不
必需的， FOTO可以绑低。三个输出
旨在通过增加系统架构的灵活性
提供与独立的接口相同的串行比特流
冗余连接或多个目的地。不需要
输出可以连接到VCC禁用和断电
未使用的输出电路。
时钟发生器
时钟发生器是一个嵌入式锁相环（PLL）的
这需要一个字节速率参考时钟（ CKW ）和相乘
由10 （10），以创建一个位速率的时钟，用于驱动所述串行移位。
的字节速率参考来自CKW ，上升沿
该钟表的数据到输入寄存器。这个时钟必须是一个
具有之间的频率晶体参考脉冲流
为反式的HOTLink指定的最小和最大
米特/接收器对。通过此块控制信号形成
位时钟和控制内部数据的定时信号
输入寄存器和移位器之间传输。
读出脉冲（RP） ，从反馈计数器衍生
在PLL倍频使用。它是用一个字节的速率脉冲流
适当的相位和脉冲宽度，以允许数据的传送
从一个异步FIFO 。脉冲宽度是独立的
CKW占空比，因为合适的相位和占空比
由PLL保持。 RP的脉冲流将保证正确的
异步FIFO和变压器之间的数据传输
没有外部逻辑米特输入锁存器。
测试逻辑
测试逻辑包括初始化和控制的内置
自测试（ BIST ）发生器，复用器测试模式时钟
分配和控制逻辑来适当地选择数据
编码。测试逻辑中，在更详细地讨论
CY7B923的HOTLink发送器工作模式说明。
需要时，SO输出端连接到它的正常的TTL负载
（典型地一个或多个TTL输入，但没有上拉电阻）和
在INB +输入变为INB （单端ECL 100K ，串行
数据输入）和INB-输入变为SI（单端，电致化学发光
100K状态输入） 。
这种积极的参考PECL至TTL转换器提供给
消除一个PECL光纤接口之间的外部逻辑
模块“载波检测”输出与TTL输入的控制
逻辑。输入阈值是100K ECL电平兼容
（+ 5V参考） 。它也可以被用来作为所述线路状况的部分
电线连接的系统指示逻辑。
时钟同步
时钟同步功能由执行
内置PLL跟踪输入位的频率
流和对准它的内部比特率时钟的相位向
串行数据转换。此块中包含的逻辑传送
从移位器的译码寄存器一次的数据
字节。控制该转移计数器被初始化
成帧器逻辑。 CKR是一个缓冲的输出从比特衍生
计数器用于控制译码寄存器和输出
寄存器传输。
时钟输出逻辑被设计成使得重定结构的原因，当
计数器序列被打断，所述周期和脉冲
宽度九龙干线的决不会少于正常。重新定义可
伸CKR的周期高达90 ％ ，并且任一CKR脉冲
宽高或脉冲宽度低可被拉伸，
根据当的重构发生。
该REFCLK输入提供一个字节速率的参考频率
提高PLL采集时间，并限制解锁频率
中九龙干线的短途旅行的时候没有数据存在于串行
输入。 REFCLK的频率需要为内
± 0.1％的时钟，用于驱动发射器的频率的
CKW引脚。
成帧器
成帧器逻辑检查呼入比特流的图案
定义该字节边界。该组合逻辑过滤器
查找定义为一个特殊字符的X3.230符号
逗号（ K28.5 ） 。当它被发现时，自由运行计数器位
在时钟同步块同步重置
它的初始状态，从而正确地制定了正确的数据
字节边界。
发生在串行数据的随机误差可能会损坏一些
数据模式到一个位模式相同，一个K28.5 ，因此
造成错误的数据帧错误。 RF输入防止
这期间，通过抑制时间重新规划时，正常的消息
数据是否存在。当射频保持低电平时，接收器的HOTLink
将反序列化的输入数据，但不尝试重新塑造
数据传入模式。当RF升高时， RDY会
抑制，直至一个K28.5已经检测，在这之后，RDY将
恢复它的正常功能。而RF是高电平，也能够
该错误可能导致misframing ，之后所有数据都将
被破坏。同样地，一个K28.7接着D11.x ， D20.x ，或
其次D11.x将创建别名K28.5的SVS （ C0.7 ）
人物和导致错误的帧。这些序列
必须避免，而RF是高电平。
如果RF保持高电平大于2048字节，成帧器
转换为双字节取景，需要两个K28.5
在5个字节相同的字节边界对齐上字符
为了重构。双字节成帧大大降低了
CY7B933 HOTLink接收框图
描述
串行数据输入
两对差分线路接收机是输入的
串行数据流。 INA ±或± INB可以用A / B选择
输入。 INA ±选择与A / B高和INB ±选择
用A / B低。 A / B的阈值与ECL兼容
从PECL光纤接口模块100K的信号。 TTL
逻辑元件可以用于通过选择A或B输入
增加一个电阻上拉到连接到A / B的TTL驱动程序。
± INA和INB的差别阈限±容纳
导线互连与滤波损耗或传输线
衰减20 dB以上（V
DIF
> 50毫伏），或者可以直接
连接到光纤接口模块（任何ECL逻辑
家庭，不限于ECL 100K） 。共模公差
将容纳多种信号端接电压。
最HIGH的输入可以容忍为V
IN
= V
CC
和
最低的低输入，可正确地解释为V
IN
=
GND+2.0V.
PECL ， TTL转换器
政府间谈判机构（ INB + ）输入和SI （ INB- ）输入的功能
由上所述SO输出管脚的连接来定义。如果
PECL / TTL转换功能不是必需的，在SO输出是
有线连接到VCC。传感器电路将检测到这种连接，
使输入变得INB ± （差分线路接收机
串行数据输入）。如果PECL / TTL转换功能
文件编号： 38-02017牧师* E
第33 6
CYPRESS [ CYPRESS SEMICONDUCTOR ]
