CY7C1380D, CY7C1380F
CY7C1382D, CY7C1382F
Logic Block Diagram – CY7C1380D/CY7C1380F
(512K x 36)
A0, A1, A
ADDRESS
REGISTER
2
A
[1:0]
MODE
ADV
CLK
Q1
ADSC
ADSP
BW
D
DQ
D ,
DQP
D
BYTE
WRITE REGISTER
DQ
C ,
DQP
C
BYTE
WRITE REGISTER
DQ
B ,
DQP
B
BYTE
WRITE REGISTER
DQ
A ,
DQP
A
BYTE
WRITE REGISTER
BURST
COUNTER
CLR
AND
LOGIC
Q0
DQ
D
,DQP
D
BYTE
WRITE DRIVER
DQ
C ,
DQP
C
BYTE
WRITE DRIVER
DQ
B ,
DQP
B
BYTE
WRITE DRIVER
DQ
A ,
DQP
A
BYTE
WRITE DRIVER
BW
C
MEMORY
ARRAY
SENSE
AMPS
OUTPUT
REGISTERS
OUTPUT
BUFFERS
E
BW
B
DQs
DQP
A
DQP
B
DQP
C
DQP
D
BW
A
BWE
GW
CE
1
CE
2
CE
3
OE
ENABLE
REGISTER
PIPELINED
ENABLE
INPUT
REGISTERS
ZZ
SLEEP
CONTROL
Logic Block Diagram – CY7C1382D/CY7C1382F
(1M x 18)
A0, A1, A
ADDRESS
REGISTER
2
ADV
CLK
BURST Q1
COUNTER AND
LOGIC
ADSC
BW
B
DQ
B,
DQP
B
WRITE REGISTER
DQ
B,
DQP
B
WRITE DRIVER
MEMORY
ARRAY
SENSE
OUTPUT
OUTPUT
BUFFERS
BW
A
BWE
GW
CE
1
CE2
CE3
OE
DQ
A,
DQP
A
WRITE REGISTER
DQ
A,
DQP
A
WRITE DRIVER
DQs
DQP
A
DQP
B
INPUT
ENABLE
REGISTER
PIPELINED
ENABLE
ZZ
SLEEP
CONTROL
Note:
3. CY7C1380F and CY7C1382F have only 1 chip enable (CE
1
).
Document #: 38-05543 Rev. *E
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