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MACH211SP-7JC 参数 Datasheet PDF下载

MACH211SP-7JC图片预览
型号: MACH211SP-7JC
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内容描述: 高密度EE CMOS可编程逻辑 [High-Density EE CMOS Programmable Logic]
分类和应用: 可编程逻辑
文件页数/大小: 37 页 / 253 K
品牌: AMD [ AMD ]
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CAPACITANCE (Note 1)  
Parameter  
Symbol  
Parameter Description  
Test Conditions  
= 5.0 V, T = 25°C  
Typ  
6
Unit  
pF  
C
Input Capacitance  
Output Capacitance  
V = 2.0 V  
IN  
V
IN  
CC  
A
f = 1 MHz  
C
V
= 2.0 V  
8
pF  
OUT  
OUT  
SWITCHING CHARACTERISTICS over INDUSTRIAL operating ranges (Note 2)  
-14  
-18  
-24  
Parameter  
Symbol  
Parameter Description  
Min  
Max  
Min  
Max  
Min  
Max  
Unit  
Input, I/O, or Feedback to Combinatorial Output  
(Note 3)  
t
14.5  
18  
24  
ns  
PD  
D-type  
8.5  
10  
0
12  
13.5  
0
16  
17  
0
ns  
ns  
Setup Time from Input, I/O, or  
Feedback to Clock  
t
S
T-type  
t
Register Data Hold Time  
Clock to Output (Note 3)  
ns  
H
t
t
10  
12  
14.5  
ns  
CO  
WL  
WH  
LOW  
7.5  
7.5  
53  
7.5  
7.5  
40  
38  
53  
44  
10  
10  
ns  
Clock Width  
t
HIGH  
ns  
D-type  
32  
MHz  
MHz  
MHz  
MHz  
External  
Feedback  
1/(t + t  
)
S
CO  
T-type  
D-type  
T-type  
50  
30.5  
38  
Maximum  
Frequency  
(Note 1)  
61.5  
57  
f
MAX  
Internal Feedback (f  
No  
)
CNT  
34.5  
1/(t + t  
)
66.5  
66.5  
50  
MHz  
WL  
WH  
Feedback  
t
Setup Time from Input, I/O, or Feedback to Gate  
Latch Data Hold Time  
8.5  
0
12  
0
16  
0
ns  
ns  
ns  
ns  
SL  
t
HL  
t
Gate to Output  
12  
17  
13.5  
20.5  
14.5  
26.5  
GO  
t
Gate Width LOW  
7.5  
7.5  
10  
GWL  
Input, I/O, or Feedback to Output Through  
Transparent Input or Output Latch  
t
ns  
PDL  
t
Input Register Setup Time  
2.5  
3
2.5  
3.5  
2.5  
4
ns  
ns  
ns  
ns  
ns  
ns  
ns  
SIR  
HIR  
ICO  
t
Input Register Hold Time  
t
Input Register Clock to Combinatorial Output  
18  
22  
28  
D-type  
14.5  
16  
18  
19.5  
7.5  
24  
25.5  
10  
Input Register Clock to Output Register  
Setup  
t
ICS  
T-type  
t
LOW  
Input Register Clock Width  
HIGH  
7.5  
7.5  
WICL  
t
7.5  
10  
WICH  
Maximum Input Register  
Frequency  
f
1/(t  
+ t )  
WICH  
66.5  
66.5  
50  
MHz  
MAXIR  
WICL  
t
Input Latch Setup Time  
Input Latch Hold Time  
2.5  
3
2.5  
3.5  
2.5  
4
ns  
ns  
ns  
SIL  
t
HIL  
t
Input Latch Gate to Combinatorial Output  
20.5  
24  
30  
IGO  
20  
MACH211SP-14/18/24 (Ind)  
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