在Cyclone III器件系列高速差分接口：第7章
设计指南
7–17
所示为Cyclone III器件系列高速I / O时序预算。
图7-16 。的Cyclone III器件系列高速I / O时序预算
内部时钟周期
0.5
×
TCCS
RSKM
SW
RSKM
0.5
×
TCCS
注意
（ 1 ）的计算公式高速I / O时序预算为：
ERIOD
=
0.5
TCCS
+
RSKM
+
SW
+
RSKM
+
0.5
TCCS
f
欲了解更多信息，请参阅
和
在量2章
的Cyclone III器件手册。
设计指南
本节提供了与Cyclone III器件系列的设计准则。
差分管脚布局指南
为了保持在V可接受的噪音水平
CCIO
供应，必须遵守一些
相对于上放置单端I / O引脚限制差分垫。
Altera建议您创建一个Quartus II设计，输入设备的I / O
分配，并编译你的设计来验证你的脚的位置。在Quartus II
软件会检查你的引脚连接方面的I / O分配和
放置规则，以确保器件正常工作。
f
有关如何在Quartus II软件检查I / O限制，请参见更多信息
对
在量2章
Quartus II手册。
电路板设计注意事项
本节将介绍如何实现从的Cyclone III的最佳性能
器件系列的I / O接口，并保证在实施第一次成功
功能设计具有最佳信号质量。你必须考虑的关键问题
迹线和连接器，差分路由和终止的控制阻抗
技术得到了Cyclone III器件系列的最佳性能。
使用，以便改进信号质量的以下一般原则：
■
基板设计上控制差分阻抗。计算和比较
所有参数，如迹线宽度，迹厚度，和两者之间的距离
差分走线。
保持差分I / O标准对走线之间的距离相等之多
越好。路由的一对迹线彼此接近最大化的
共模抑制比（CMRR） 。
■
2011年12月
Altera公司。
的Cyclone III器件手册
第1卷
ALTERA [ ALTERA CORPORATION ]
