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    EP1SGX40GF1020I6N 参数 Datasheet PDF下载

    EP1SGX40GF1020I6N图片预览
    型号： EP1SGX40GF1020I6N
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Field Programmable Gate Array, 4697 CLBs, 41250-Cell, CMOS, PBGA1020, 33 X 33 MM, 1 MM PITCH, LEAD FREE, FBGA-1020]
    分类和应用： 栅可编程逻辑
    文件页数/大小： 279 页 / 3682 K
    品牌： ALTERA [ ALTERA CORPORATION ]
     浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第104页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第105页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第106页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第107页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第109页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第110页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第111页浏览型号EP1SGX40GF1020I6N的Datasheet PDF文件第112页  
    TriMatrix Memory  
    Input/Output Clock Mode  
    Input/output clock mode can be implemented for both the true and  
    simple dual-port memory modes. On each of the two ports, A or B, one  
    clock controls all registers for inputs into the memory block: data input,  
    wren, and address. The other clock controls the block’s data output  
    registers. Each memory block port, A or B, also supports independent  
    clock enables and asynchronous clear signals for input and output  
    registers. Figures 4–24 and 4–25 show the memory block in input/output  
    clock mode.  
    4–42  
    Stratix GX Device Handbook, Volume 1  
    Altera Corporation  
    February 2005  

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