AD7840
表Ⅲ。并行模式真值表
串行数据格式
CS
H
X
L
H
H
X
WR
X
H
L
H
X
H
LDAC
H
H
H
L
L
L
L
L
功能
}
这两个锁存器锁存
}
}
f
L
f
g
L
g
输入锁存透明
输入锁存器锁存
DAC锁存器透明
模拟输出更新
输入锁存透明
DAC锁存器数据传输Inhibited（禁用）
输入锁存器锁存
DAC锁存器数据传输时发生
该串行数据格式被选择为AD7840通过连接
该
CS /串
行到-5V。在这种情况下，该
WR / SYNC ，
D13 / SDATA ， D12 / SCLK ， D11 / FORMAT和D10 / JUSTIFY
引脚都承担起自己的系列功能。未使用的输入端并联
不要悬空，以避免噪声干扰。串行
根据SCLK的控制被加载到输入数据锁存，
SYNC
和SDATA 。的AD7840期望串行数据的16位数据流
其SDATA输入。串行数据必须在下降沿有效
SCLK的边缘。该
SYNC
输入提供了框架synchroni-
矩阵特殊积信号，它告诉AD7840是有效的串行数据会
可用于SCLK的下一个16下降沿。图8
示出了用于串行数据格式的时序图。
X =无关
图6.并行模式时序图
图8.串行模式时序图
图7. AD7840简化并行输入控制逻辑
虽然16位数据被移入AD7840 ，只有14
位进入输入锁存器。因此，在流中两个比特是
不用管它，因为它们的值不影响输入锁存数据。
的顺序和位置，其中， AD7840接受14位
输入的数据取决于格式和证明IN-
放。有四个不同的输入数据模式，其可以是
选择（见表一中各引脚功能描述部分） 。
第一模式（M1）的假定输入的前两个比特
数据流是不关心，第三位是LSB ，最后
（或第16位）是MSB。此模式的选择是通过捆扎两者
格式和证明引脚为逻辑0。第二个模式
（M2 ; FORMAT = 0， JUSTIFY = 1）假定在第一位
该数据流是LSB，则第十四位的MSB和
最后两位都不要管它。第三种模式（ M3 ;
FORMAT = 1， JUSTIFY 0）假定在与第一两个比特
流再次不关心，第三位是现在的MSB
和第十六位为LSB 。最终模式（ M4 ; FOR-
MAT = 1， JUSTIFY = 1），假定第一个比特为MSB ，
第十四位为LSB ，最后两个数据流的比特
都不用管它。
版本B
–7–
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