AD7840
OP放大器部分
表II中。理想的输入/输出代码表
从电压模式DAC的输出是由一个缓冲
同相放大器。对AD7840的内部调整电阻
配置的输出电压范围
±
3 V的输入参考
电压的3 V的周围的这些电阻的排列
输出的运算放大器是在图1所示的缓冲放大器是
能够发展的
±
3 V在一个2 kΩ和100 pF负载来
地面，并且能够产生6伏峰 - 峰值的正弦波信号，以一
频率为20千赫。的输出被更新了的下降沿
的
LDAC
输入。该放大器稳定到内1/2 LSB
在典型地小于2.5的最终值
µs.
输出缓冲器的小信号（200 mV峰峰值）带宽
放大器典型地是1兆赫。从扩增的输出噪声
费里是低配的30纳伏/ √Hz的在1 kHz的频率的数字。
来自放大器的宽带噪声表现出典型的峰值检波
到峰图150
µV
对于1 MHz的输出带宽。身材
图4表示噪声频谱密度与频率的关系的一个典型的曲线图
对于输出缓冲放大器和片上参考。
DAC锁存器的内容
最高位
最低位
01111111111111
01111111111110
00000000000001
00000000000000
11111111111111
10000000000001
10000000000000
*假设REF IN = 3 V.
模拟量输出， V
OUT
*
+2.999634 V
+2.999268 V
+0.000366 V
0V
–0.000366 V
–2.999634 V
–3 V
输出电压可表示为输入码而言，
N，使用下面的表达式：
V
OUT
=
2
×
N
×
REFIN
−
8192
≤
N
≤ +8191
16384
接口逻辑信息
的AD7840包含两个14位锁存器中，输入锁存器和一个
DAC锁存器。在两种1数据可以被加载到输入锁存器
基本的接口格式。第一个是并行的14位宽度的数据
字;第二个是一个串行接口，其中16位数据是
串行输出到输入锁存器。在并行模式中，
CS
和
WR
控制数据的加载。当串行数据格式
被选择时，数据被使用在SCLK加载
SYNC
和SDATA
串行输入。数据从输入传输锁存器
在控制DAC锁存器
LDAC
信号。只有在数据
DAC锁存器确定AD7840的模拟输出。
并行数据格式
图4.噪声频谱密度与频率的关系
传输功能
为AD7840的基本电路结构示于图 -
5.茜表二给出了理想的输入代码，输出电压再
lationship此配置。编码输入到DAC为2s
辅以1 LSB = FS / 16,384 = 6 V / 16,384 = 366
µV.
表三所示为AD7840的并行模式的真值表OP-
累加器。在AD7840通常与并行输入操作
数据格式。在这种情况下，数据的所有14位（上出现的数据
输入端D13 （MSB）至D0 （LSB） ）被装载到
同时AD7840的输入锁存器。
CS
和
WR
控制
加载这些数据。这些控制信号是电平触发的;
因此，在输入锁存器可以通过按住制成透明
这两个信号在逻辑低电平。输入数据被锁存到在 -
把闩上的上升沿
CS
or
WR 。
DAC锁存器也电平触发。 DAC输出属于正常
马利更新的下降沿
LDAC
信号。不过，
两个插销不能同时变得透明。
因此，如果
LDAC
是硬低，部分工作按下列方法
低点;同
LDAC
低，
CS
和
WR
高， DAC锁存器
透明的。当
CS
和
WR
去低（以
LDAC
仍然很低） ，
输入锁存变得透明，但DAC锁存器的显示
体健。当
CS
or
WR
回到高时，输入闩锁被锁定
出和DAC锁存器再次变得透明和DAC的
输出被更新。为并行的写周期时序图
数据示于图6中。图7示出了简化的平行
为AD7840的输入控制逻辑。
图5. AD7840的基本连接图
–6–
版本B
AD [ ANALOG DEVICES ]
