AD7248AAR 参数 Datasheet PDF下载

型号：	AD7248AAR
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内容描述：	LC2MOS 12位DACPORTs [LC2MOS 12-Bit DACPORTs]
分类和应用：	转换器数模转换器光电二极管
文件页数/大小：	16 页 / 308 K
品牌：	AD [ ANALOG DEVICES ]

AD7245A/AD7248A

在DAC锁存器中的数据确定的模拟输出

该转换器。数据被锁存到DAC锁存器的上升

边缘

LDAC 。

这

LDAC

信号是一个异步信号

并且是独立的

WR 。

这是在许多应用中是有用的。

然而，在系统中的异步

LDAC

可发生

在写周期（或反之亦然），必须小心以保证

不正确的数据不通过锁存到输出端。为前

充足的，如果

LDAC

变低，

是“低” ，则

LDAC

信号必须保持为低电平吨

或以后更长

云

高，以确保正确的数据通过锁存到输出端。

表一AD7245A真值表

CLR

LDAC WR

功能

这两个锁存器是透明的

这两个锁存器锁存

输入锁存透明

输入锁存器锁存

DAC锁存透明

DAC锁存器锁存

DAC锁存器加载全0

DAC锁存器锁存所有

0和输出保持在

0 V或-5 V

这两个锁存器是透明的

和输出跟随输入数据

图5. AD7245A写周期时序图

接口逻辑信息AD7248A

在AD7248A的输入载荷的结构被构造为

接口到微处理器具有一个8位宽的数据总线。该

部分包含两个12位锁存器，输入锁存器和DAC

锁存器。只有在DAC锁存器中的数据决定了模拟

从转换器日志输出。为AD7248A的真值表

操作示于表II中，而输入控制逻辑dia-

克示于图6 。

H =高状态L =低电平状态X =无关

DAC的内容锁存器被复位为全0由低电平

对

CLR

线。既透明锁存器中，

CLR

LINE

就像一个零覆盖与输出功能带到0 V

单极模式和-5伏在双极性模式的持续时间

的化

CLR

脉搏。如果两个锁存器锁存， “低”

脉冲的

CLR

输入锁存全0到DAC锁存器和

（或-5 V）后输出保持在0 V

CLR

线有重

转为“高”。该

CLR

线可以被用来确保通电

到0V在单极操作和AD7245A输出也是

有用的，作为一个零覆盖使用时，系统校准

周期。

图4示出用于AD7245A和输入控制逻辑的

对于部分写周期的时序示于图5 。

图6. AD7248A输入控制逻辑

图4. AD7245A输入控制逻辑

CSMSB ， CSLSB

和

控制从数据的加载

外部数据总线的输入锁存器。上的8个数据输入

在AD7248A接受右对齐数据。这个数据被加载到

在两个单独的写操作的输入锁存器。

CSLSB

和

控制的低8位装载到12位的宽

锁存器。高4位的半字节的装载是由控制

CSMSB

和

WR 。

所有的控制输入电平触发，和IN

把数据无论是低字节或高4位半字节被锁存

到输入锁存器上的上升沿

（或任

CSMSB

CSLSB ）。

其中，所述数据被装载到顺序

输入锁存器（即，低字节或高4位的半字节先）是不

非常重要的。

该

LDAC

输入控制12位的数据从传送

输入锁存到DAC锁存器。这

LDAC

信号也被平

触发，数据被锁存到DAC锁存器的上升

边缘

LDAC 。

该

LDAC

输入是异步的， indepen-

的凹痕

WR 。

这是在许多应用中是特别有用

REV 。一

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