AD7245A/AD7248A
同时更新多个AD7248A输出。然而
以往，在系统中的异步
LDAC
可出现能很好地协同
荷兰国际集团的写周期（或反之亦然） ，必须小心以保证
不正确的数据不通过锁存到输出端。在其他
也就是说，如果
LDAC
变低，
WR
而无论是
CS
输入低
（或
WR
而无论是
CS
变低，而
LDAC
为低），则
LDAC
信号必须保持为低电平吨
7
或以后更长
WR
回报
高，以确保正确的数据通过锁存到输出端。
为AD7248A写周期的时序图中示出
图7 。
单极性（ 0 V至+10 V）配置
第一配置提供的输出电压范围
0 V至+10 V.这是通过连接两极摘实现
设置电阻，R
OFS
，至AGND和连接ř
FB
到V
OUT
。在
这种结构中， AD7245A / AD7248A可以操作
单电源（V
SS
= 0 V = AGND） 。如果双电源性能
是必需的，为V
SS
-12 V至-15 V应适用。图8
显示了单极操作，而连接图
表了输出电压与在DAC锁存器中的数字码
示于表III中。
图7. AD7248A写周期时序图
另一种方案将数据写入AD7248A是要配合
该
CSMSB
和
LDAC
输入在一起。在这种情况下，运动
CSLSB
和
WR
锁存的低8位到输入锁存器。
第二次写，以便进行
CSMSB ， WR
和
LDAC
加载上的4位的半字节到输入锁存器，并在同一
时间锁存器传送12位数据到DAC 。这种自动
传输模式更新AD7248A的输出在两个写
操作。该方案同样适用于
CSLSB
和
LDAC
绑在一起所提供的高4位的半字节被装载到
输入锁存随后的写操作的低8位在 - 的
把锁。
表II中。 AD7248A真值表
CSLSB CSMSB WR LDAC
功能
L
L
g
H
H
H
H
H
H
H
H
H
H
L
L
g
H
H
L
H
L
g
L
L
g
L
H
H
L
H
H
H
H
H
H
H
L
g
L
H
I.oad LS字节为输入锁存
锁存器LS字节写入输入锁存
锁存器LS字节写入输入锁存
加载MS半字节输入锁存
锁存器MS半字节输入锁存
锁存器MS半字节输入锁存
加载输入锁存器到DAC锁存器
锁存输入锁存到DAC锁存器
加载MS半字节输入锁存和
加载输入锁存器到DAC锁存器
无数据传输操作
图8.单极性（ 0〜 10 V）配置
表Ⅲ。单极性码表（ 0 V至+10 V范围）
DAC锁存器的内容
最高位
最低位
1111
1111
1111
模拟量输出， V
OUT
+2
V
REF
+2
V
REF
+2
V
REF
+2
V
REF
+2
V
REF
4095
4096
2049
4096
2048
= +V
REF
4096
2047
4096
1
4096
1000
0000
0001
1000
0000
0000
0111
1111
1111
0000
0000
0000
0000
0001
0000
0V
1
注意事项：1
最低位
= 2
V
REF
(2
–12
) =
V
REF
2048
H =高状态L =低电平状态
单极性（ 0 V至+5 V）配置
应用AD7245A / AD7248A
设在AD7245A内部调整电阻/
AD7248A允许多个输出电压范围。该部分可
产生0 V至+5 V或0 V单极性输出范围为+10 V
并为-5 V至+5 V.连接双极性输出范围
各种范围的概述如下。
0 V至+5 V的输出电压范围可通过将ř实现
OFS
,
R
FB
和V
OUT
在一起。对于这种输出范围的AD7245A /
AD7248A可以操作单电源（V
SS
= 0 V）或双
供应量。该表对输出电压相对于数字码是在
表三，与2 •V
REF
由V取代
REF
。注意，对于此
范围
1
.
1
最低位
=
V
(2
–12
) =
V
REF
REF
4096
–10–
REV 。一
AD [ ANALOG DEVICES ]
