AD7008
引脚说明
助记符
功能
正电源的模拟部分。 A 0.1
µF
去耦电容应连接V之间
AA
和
AGND 。这是+5 V
±
5%.
模拟地。
正电源的数字部分。 A 0.1
µF
去耦电容应连接V之间
DD
和DGND 。这是+5 V
±
5％。双方V
AA
和V
DD
应在外部连接在一起。
数字地;无论AGND和DGND应在外部连接在一起。
电流输出。这是一个高阻抗的电流源。负载电阻应连接IOUT之间
和AGND 。
IOUT
应直接连接到AGND或通过外部负载电阻到AGND。
全面的调整控制。电阻（R
SET
）连接该引脚与AGND之间。这就决定了mag-
nitude满量程DAC电流的。 R之间的关系
SET
和满量程电流如下：
IOUT
满量程
（毫安） =
电源
V
AA
AGND
V
DD
DGND
IOUT ，
IOUT
FS调整
模拟信号与参考
6233
×V
REF
R
SET
V
REF
=
1.27
V额定ř
SET
= 390
Ω
典型
V
REF
参考电压输入。 A 0.1
µF
陶瓷去耦电容应连接V之间
REF
和V
AA
.
内部有一个1.27伏的参考，可以通过一个外部参考如果需要过驱动。看
规格为最大范围。
补偿引脚。这是一个补偿引脚的内部参考放大器。 A 0.1
µF
去耦陶瓷
电容应连接COMP和V之间
AA
.
数字时钟输入DAC和士官。 DDS的输出频率表示为频的二进制小数
昆西这个时钟。输出频率准确度和相位噪声由该时钟来确定。
频率选择输入。该频率寄存器， FREQ0或FREQ1 ，被用在相FSELECT控制
累加器。频率的选择可以在一个循环的每次循环的基础上进行。见表I，II和III 。
注册负载，高电平有效数字输入。该引脚与TC3 - TC0的同时，控制负载的内部寄存器的
TER值从任一并行或串行组装寄存器。负载针一定要高，至少1吨
1
。见表二。
传输控制地址总线，数字输入。这个地址确定源和目的寄存器都
在传输过程中使用。源寄存器可以是并行组装寄存器或串行寄存器集
之三。目的寄存器可以是下列任何一项：命令REG ， FREQ0 REG ， FREQ1 REG ，
相REG或IQMOD REG 。 TC3 - TC0应该是有效的前负载的增加，应该不会改变，直到
负载下降。命令寄存器只能从并联电路寄存器加载。见表二。
片选信号，低电平有效数字输入。这个输入结合
WR
写并行时使用
装配寄存器。
写，低电平有效数字输入。这个输入结合
CS
写并行程序集时使用
注册。
数据总线，数字输入。这些代表了16位的数据输入端口的低字节用于写入的32位
并联电路的寄存器。数据总线可以配置为一个8位或16位微处理器/ DSP的端口。
数据总线，数字输入。这些代表了16位的数据输入端口的高字节用于写入的32位
并联电路的寄存器。的数据总线可被配置为一个8位或16位微处理器/ DSP的端口。当
数据总线配置为8位操作， D8 - D15应该连接到DGND 。
串行时钟，数字输入。 SCLK用于在与SDATA一道，时钟数据转换成32位的串行assem-
布莱注册。
串行数据，数字输入。串行数据，最高有效位（ MSB）在前同步于SCLK的上升沿。
低功耗的睡眠控制，高电平有效数字输入。睡眠让AD7008进入低功耗的睡眠模式。之间
最终时钟被禁止，同时还关闭了DAC的电流源。睡眠位的还提供了
指挥REG把AD7008进入低功率休眠模式。
寄存器复位，高电平有效数字输入。 RESET清除命令REG和所有调制寄存器
零。
测试模式。这是用于工厂测试只应保留为无连接。
–5–
COMP
数字接口和控制
时钟
FSELECT
负载
TC3–TC0
CS
WR
D7–D0
D15–D8
SCLK
SDATA
睡觉
RESET
TEST
版本B
AD [ ANALOG DEVICES ]
