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    AD7008JP50 参数 Datasheet PDF下载

    AD7008JP50图片预览
    型号： AD7008JP50
    PDF下载： 下载PDF文件 查看货源
    内容描述： CMOS DDS调制器 [CMOS DDS Modulator]
    分类和应用： 数据分配系统
    文件页数/大小： 16 页 / 507 K
    品牌： AD [ ANALOG DEVICES ]
     浏览型号AD7008JP50的Datasheet PDF文件第1页浏览型号AD7008JP50的Datasheet PDF文件第2页浏览型号AD7008JP50的Datasheet PDF文件第4页浏览型号AD7008JP50的Datasheet PDF文件第5页浏览型号AD7008JP50的Datasheet PDF文件第6页浏览型号AD7008JP50的Datasheet PDF文件第7页浏览型号AD7008JP50的Datasheet PDF文件第8页浏览型号AD7008JP50的Datasheet PDF文件第9页  
    AD7008
    时序特性
    (V
    参数
    t
    1
    t
    2
    t
    3
    t
    4
    t
    5
    t
    6
    t
    7
    t
    8
    t
    9
    t
    10
    t
    11
    t
    12
    t
    13
    t
    14
    t
    15
    t
    16
    t
    17
    t
    18
    t
    19
    t
    20
    AD7008AP20
    民
    典型值
    最大
    50
    20
    20
    5
    3
    4t
    1
    2t
    1
    5
    5
    10
    10
    20
    10
    3
    3
    20
    8
    8
    10
    10
    AA
    = V
    DD
    +5 V
    ±
    5%; T
    A
    = T
    民
    给T
    最大
    中，除非另有说明）
    AD7008JP50
    民
    典型值
    最大
    20
    8
    8
    5
    3
    4t
    1
    2t
    1
    5
    5
    10
    10
    20
    10
    3
    3
    20
    8
    8
    10
    10
    单位
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    ns
    测试条件/评论
    时钟周期
    时钟高时间
    时钟低电平持续时间
    时钟控制来设置时间
    CLOCK键控制保持时间
    LOAD期
    负荷高时长
    1
    LOAD高至TC0 - TC3建立时间
    LOAD高至TC0 - TC3保持时间
    WR
    下降到
    CS
    低建立时间
    WR
    下降到
    CS
    低保持时间
    最低
    WR
    持续低
    最低
    WR
    高长
    WR
    为D0 - D15建立时间
    WR
    为D0 - D15保持时间
    SCLK周期
    SCLK高持续时间
    SCLK低的时间
    SCLK上升沿到SDATA建立时间
    SCLK上升沿到SDATA保持时间
    记
    1
    可以减少到1吨
    1
    如果负载同步时钟和设置（T
    4
    ）和保持（T
    5
    ）时代的LOAD为CLOCK观察。
    t
    1
    t
    2
    时钟
    CS
    t
    10
    t
    11
    t
    3
    t
    4
    FSEL ， LOAD ，
    TC3–TC0
    有效
    有效
    WR
    t
    12
    t
    14
    D0–D15
    t
    13
    t
    15
    t
    5
    有效数据
    图1：时钟同步时序
    图3.并行端口时序
    t
    16
    t
    6
    t
    7
    负载
    SCLK
    t
    17
    t
    20
    t
    18
    t
    8
    TC0–TC3
    有效
    t
    9
    SDATA
    t
    19
    DB31
    DB0
    图2.寄存器传输时序
    图4.串行端口时序
    版本B
    –3–

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