功能概述
3.13.2
FIFO控制寄存器（ FCR ）
FCR的是一个只写寄存器的相同的位置的IIR ，这是一个只读寄存器。在FCR使
并清除FIFO中时，设置在接收FIFO触发电平，并且选择的DMA信号的类型。
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位0 ：该位置时，使发射器和接收器的FIFO中。第0位必须设置在其他FCR位
将被写入或它们没有被编程。更改此位将清除FIFO中。
第1位：该位置1时，清除所有字节的接收FIFO和清除其计数器。移位寄存器不是
清除。被写入到该位的位置1是自结算。
第2位：该位置1时，清除发送FIFO中的所有字节，并清除其反。移位寄存器不是
清除。被写入到该位的位置1是自结算。
比特3 ，图4和5 ：这三个位被保留以供将来使用。
比特6和7 ：这两个位设定为接收FIFO中断（见表4）的触发电平。
表3-16 。接收FIFO触发电平
第7位
0
0
1
1
第6位
0
1
0
1
接收FIFO
触发电平（字节）
01
04
08
14
3.13.3
FIFO中断模式运行
当启用了接收FIFO和接收中断（ FCR0 = 1 ， IER0 = 1 ， IER2 = 1 ） ，接收中断
发生如下：
1.接收的数据可用的中断通知微处理器当FIFO已达到其
编程的触发点。当FIFO低于其编程触发电平被清零。
2. IIR接收数据有效指示时，也会发生FIFO触发电平达到，而像
中断，当FIFO低于触发电平，它被清零。
3.接收机线路状态中断（IIR = 06 ）具有更高的优先级比可用的接收到的数据（IIR = 04 ）
中断。
4.数据就绪位（ LSR0 ）当一个字符被从移位寄存器传送到接收FIFO中被置位。
它被清零时， FIFO为空。
当接收FIFO和接收中断使能：
如果存在以下情况发生1. FIFO超时中断：
一。至少一个字符是在FIFO中。
B 。最近的连续字符收到多条连续4个字符时间前（如果两个
停止位被编程，第二个被包括在该时间延迟） 。
c.
最新的微处理器读取FIFO中出现多于四个连续的字
前次。这将导致一个最大字符接收到的命令中断的延迟发行
160毫秒，在一个300波特速率与一个12位的字符。
2.字符的时间由使用RCLK输入一个时钟信号来计算（使延迟正比
波特率） 。
2001年11月 - 修订2003年7月
SPRS007B
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ETC [ ETC ]
