Z8018008VSC 参数 Datasheet PDF下载

Z8018x Family

MPU User Manual

200

CPU or DMA Read/Write Cycle (Only DMA Write Cycle for TENDi)

PHI

46^*

DREQ1

(level sense)

45 46

DREQ1

(edge sense)

CPU Cycle

Starts

DMA Cycle

Starts

TENDi

Notes:

and T

are specified for the rising edge of the clock follow ed by T .

DRQH 3

DRQS

**T

and T

are specified for the rising edge of the clock.

DRQH

DRQS

Figure 84. DMA Control Signals

UM005001-ZMP0400

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