R
Platform Flash在系统可编程配置PROM
XCFxxP引脚排列和引脚说明
XCFxxP VO48 / VOG48和FS48 / FSG48引脚名称和描述
提供的引脚名称和描述XCFxxP 48引脚VO48 / VOG48和48引脚列表
FS48 / FSG48包。
表13：
XCFxxP引脚名称和描述（ VO48 / VOG48和FS48 / FSG48 ）
引脚名称
Boundary-
扫描顺序
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
Boundary-
扫描
功能
数据输出
OUTPUT ENABLE
数据输出
OUTPUT ENABLE
引脚说明
48-pin
TSOP
(VO48/
VOG48)
28
48-pin
TFBGA
(FS48/
FSG48)
H6
D0
D1
29
H5
D2
D3
D4
D5
D0是数据输出引脚提供用于配置数据
输出使能FPGA串行模式。
D0-D7是数据输出引脚以提供并行数据。
数据输出
在SelectMap （并行）模式配置Xilinx的FPGA 。
输出使能D0的输出被ISPEN期间设定为高阻抗状态
（如果没有夹紧） 。
数据输出
向D1 〜D7输出期间设定为高阻抗状态
输出使能ISPEN （当不夹持） ，并且在选择串行模式
进行配置。在D1 - D7引脚可以悬空
数据输出
PROM时采用的是串行模式。
OUTPUT ENABLE
数据输出
OUTPUT ENABLE
数据输出
OUTPUT ENABLE
配置时钟输入。内部可编程控制位
内部振荡器和CLK输入引脚之间的选择
时钟源来控制配置顺序。每
在CLK输入的上升沿递增内部地址
如果CLK输入选择计数器， CE为低， OE / RESET为
高， BUSY为低（并行模式） ， CF是高。
数据输出
32
E5
33
D5
43
C5
44
B5
D6
47
A5
D7
48
A6
CLK
01
DATA IN
12
B3
04
03
OE /复位
02
00
CE
输出使能/复位（漏极开路I / O） 。
当低，该输入装地址计数器复位，并且
数据输出
DATA和CLKOUT的输出被放置在高阻抗
状态。这是一个双向的漏极开路引脚保持为低
输出使能而PROM完成内部上电复位
序列。极性是不可编程的。
DATA IN
芯片使能输入。当CE为高，设备投入
低功耗待机模式时，地址计数器复位，
在DATA和CLKOUT输出被放置在高
阻抗状态。
DATA IN
11
A3
13
B4
11
10
CF
09
配置脉冲（漏极开路I / O） 。作为输出时，此引脚
允许JTAG CONFIG指令来启动FPGA
配置，而在FPGA断电。这是一
这是脉冲低的JTAG CONFIG漏极开路信号
数据输出
命令。作为输入， CF上的上升沿，电流
的设计修改的选择被采样及内部地址
计数器被重置为起始地址选中的版本。
输出使能如果未使用，将CF引脚必须使用外部拉高
4.7 kΩ的上拉至V
CCO
.
DATA IN
6
D1
DS123 （ v2.17 ） 2009年10月26日
产品speci fi cation
26
XILINX [ XILINX, INC ]
