R
Platform Flash在系统可编程配置PROM
引脚和引脚说明
该XCFxxS平台的Flash PROM在VO20和VOG20封装。该XCFxxP平台的Flash PROM是
可在VO48 ， VOG48 ， FS48 ，以及FSG48包。封装图纸，规格及附加
信息，请参阅
器件封装用户指南，
或
注意：
1. VO20 / VOG20表示采用20引脚封装（TSSOP ）塑胶超薄紧缩小型封装。
2. VO48 / VOG48表示采用48引脚（ TSOP ）塑料薄型小尺寸封装。
3. FS48 / FSG48表示采用48引脚（ TFBGA ）塑料薄膜细间距球栅阵列（0.8 mm间距） 。
XCFxxS引脚排列和引脚说明
XCFxxS VO20 / VOG20引脚名称和描述
提供的引脚名称和描述XCFxxS 20引脚VO20 / VOG20包的列表。
表12：
XCFxxS引脚名称和描述
引脚名称
D0
边界
扫描顺序
4
3
0
20
边界扫描
功能
数据输出
OUTPUT ENABLE
DATA IN
DATA IN
数据输出
OUTPUT ENABLE
DATA IN
数据输出
OUTPUT ENABLE
数据输出
引脚说明
D0是数据输出引脚提供用于配置数据
FPGA串行模式。 D0的输出被设定为高
ISPEN期间阻抗状态（当没有夹紧） 。
配置时钟输入。在CLK输入的每个上升沿
递增内部地址计数器如果CLK输入
选择， CE低， OE / RESET为高。
输出使能/复位（漏极开路I / O） 。当低，该输入
保存地址计数器复位且数据输出是在一
高阻抗状态。这是一个双向的漏极开路引脚
即保持低而PROM完成内部
上电复位序列。极性是不可编程的。
芯片使能输入。当CE为高，设备投入
低功耗待机模式时，地址计数器复位，
DATA管脚被置于高阻抗状态。
配置脉冲（开漏输出） 。允许JTAG
CONFIG指令来启动FPGA配置不
断电FPGA 。这是一个开漏输出，
通过JTAG CONFIG命令脉冲低。
芯片使能输出。芯片使能输出（CEO ）连接
到链中的下一个PROM的CE输入。该输出
低时， CE为低和OE / RESET输入为高，
内部地址计数器被增加超出其
终端计数（ TC）值。 CEO返回时高
OE / RESET变低或CE变为高电平。
JTAG模式选择输入。 TMS的上升沿触发的状态
的TCK来确定的状态转换的测试访问
端口（ TAP）控制器。 TMS内部有一个50 kΩ的上拉电阻
高达V
CCJ
提供一个逻辑1到器件引脚是不
驱动。
JTAG时钟输入。该引脚为JTAG测试时钟。它
依次把TAP控制器和所有的JTAG测试
编程电子产品。
JTAG串行数据输入。该引脚为串行输入到所有JTAG
指令和数据寄存器。 TDI具有内部50 kΩ的
电阻上拉至V
CCJ
以提供一个逻辑1到设备，如果
不会驱动引脚。
20引脚TSSOP
(VO20/VOG20)
1
CLK
3
OE /复位
19
18
8
CE
15
22
10
CF
21
12
7
首席执行官
11
OUTPUT ENABLE
13
TMS
–
模式选择
5
TCK
–
时钟
6
TDI
–
DATA IN
4
DS123 （ v2.17 ） 2009年10月26日
产品speci fi cation
24
XILINX [ XILINX, INC ]
