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多千兆互连芯片
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初步数据表
VSC7216-01
VSC7216
编码器旁路模式
当ENDEC为低时， 8B / 10B编码器旁路和一个10位的输入字符Tn的（7 ：0）被串行化
直接在每个通道中，位TN0首先发送。在C / DN输入变为TN8和WSENn成为TN9 。
该KCHAR输入变为ENCDET未在发射机中使用，但高时，使逗号
检测在所有四个接收器。参阅
解码器旁路模式
部分，用于这种模式的说明
操作在接收机中。通过发射器的延迟减少了一个字符的时间时的ENDEC是
低。这种操作方式是类似的一个10位的接口在串行器/解串器中常见的
光纤通道（ VSC7125 ）和千兆以太网市场（ VSC7135 ） 。
字同步生成
该VSC7216-01可以执行信道对准（也称为“字对齐”或“字同步” ） ，
这意味着4接收数据输出流被对准，使得同为4字节字呈现给
四个发射通道输入的序列将被转移的接收通道并行输出。该
字同步序列提供的串行数据流中的一个唯一的同步点是，用于对准
接收通道。这个序列由16个连续K28.5空闲字符差距退步的
在第二和第四个字符。字同步序列发送无论是作为“ I + I + I- I- I + I- I + I- I + I- I + I- I +
I - I + I - “或” I - I - I + I + I - I + I - I + I - I + I - I + I - I + I - I + “ ，这取决于发送器的运行不一致的
时间的第一个空闲字符序列。
字同步序列的传输是独立地启动在每个通道中，当WSENn
输入被置为高电平一个字符时（见图5） 。当WSENn为高电平时， C / DN和田纳西（ 7 ： 0 ）
输入将被忽略。该WSENn ，C / DN和田纳西（ 7 ： 0 ） ，也忽略了后续的15个字符的输入
次。在图5中，字同步序列开始在周期W1和通过循环W16发送。
正常的数据传输（或其他字同步序列的传输）的恢复周期D3 。这
图中示出了假设在输入定时是参照REFCLK （例如， TMODE （2： 0）= 000）与
双输入低电平。只要WSENn保持有效，另一字同步序列将生成。
图5：字同步序列生成
D1
D2
W1
W2
W3
W4
W5
W6
W7
W8
W9
W10
W11
W12
W13
W14
W15
W16
D3
D4
REFCLK
WSENn
C / DN
TN （ 7 ： 0 ）
TXn的+/-
0x01
0x02
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
0x03
0x04
D1.0+
D2.0 + K28.5 + K28.5 + K28.5- K28.5- K28.5 + K28.5- K28.5 + K28.5- K28.5 + K28.5- K28.5 + K28 。 5 K28.5 + K28.5- K28.5 + K28.5- D3.0 +
D4.0-
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G52352-0 ，版本3.2
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