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初步数据表
千兆互连芯片
VSC7212
字同步生成
该VSC7212可以执行芯片到芯片对齐（也称为“字对齐”或“字同步” ） ，
这意味着接收从多个芯片的数据输出流被对准，使得相同的n字节字
呈现给N个发射通道序列化将被转移的接收通道并行输出。
字同步序列提供的串行数据流中的一个唯一的同步点是，用于对准
的接收信道。该序列包括有差距逆转连续16 K28.5空闲字符
在第二和第四个字符。字同步序列发送无论是作为“ I + I + I- I- I + I- I + I- I + I- I + I-
I + I - I + I - “或” I - I - I + I + I - I + I - I + I - I + I - I + I - I + I - I + “ ，这取决于发送器的运行不一致，在
当时的第一个空闲字符序列。
当WSEN输入被置为高电平一开始字同步序列变速箱
字符时（参见图5） 。当WSEN为高电平时，C / D和T （7 ：0）输入将被忽略。该WSEN ，C / D
和T （ 7 ： 0 ）也将被忽略输入，随后15个字符时间。在图5中，字同步序列
启动循环W1 ，并通过循环W16传输。正常的数据传输（或传输
另一个字同步序列）恢复循环D3 。该图绘制假设输入定时是
参考REFCLK （如TMODE （ 2 ： 0 ） = 000）与双输入低电平。只要WSEN保持
置，另一字同步序列将生成。
图5：字同步序列生成
D1
D2
W1
W2
W3
W4
W5
W6
W7
W8
W9
W10
W11
W12
W13
W14
W15
W16
D3
D4
REFCLK
WSEN
C / D
T(7:0)
TX +/-
0x01
0x02
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
XX
0x03
0x04
D1.0+
D2.0 + K28.5 + K28.5 + K28.5- K28.5- K28.5 + K28.5- K28.5 + K28.5- K28.5 + K28.5- K28.5 + K28 。 5 K28.5 + K28.5- K28.5 + K28.5- D3.0 +
D4.0-
串行器
来自编码器的10位输出（或从偏移缓冲器如果ENDEC是低的）被送入多路转换器
它使用合成传输时钟序列化并行数据。在图10B的数据的至少显著位
先发送。该VSC7212具有初级和冗余串行输出端口， PTX和RTX ，分别
其包括差分PECL输出缓冲器在10或20倍的REFCLK速率操作。该
主要和冗余发射机输出是单独控制的。主要PECL输出PTX是
启用时PTXEN输入为高电平时，和冗余PECL输出RTX启用时RTXEN
输入为高。当PECL输出被禁止时，相关联的输出缓冲器不消耗功率和所述
连接引脚未驱动的。
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G52268-0 ，版本3.3
04/10/01
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