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初步数据表
VSC7212
发送功能描述
千兆互连芯片
发送数据总线
该VSC7212发射机具有一个8位的输入发送数据字符，T（ 7 ：0），以及两个控制输入， C / D和
WSEN 。的C / D的输入确定一个正常的数据字符，或一个特殊的“ K字符”是否被发送，
和WSEN输入启动16个字符“字同步序列”用于对准接收机的传输。
这些数据和控制输入的时钟或者在REFCLK的上升沿上的TBC的上升沿或
在由TBC （“ASIC友好”的时间），形成的数据眼球。发送接口模式由控制
TMODE （ 2：0 ），示于表1 。
当使用时， TBC的必须是频率锁定到REFCLK 。假设没有相位关系。小倾斜
缓冲器被设置容忍的TBC和REFCLK之间的相位漂移。该缓冲区由RESETN recentered
输入，并recentering后的总相位漂移必须被限制到+/- 180× （其中， 360×是一个字符的时间）。
该VSC7212有错误输出， TBERR ，这为高电平，表明TBC之间的相位漂移
和REFCLK已累计到如此地步，歪斜缓冲的弹性极限已超出和
传输数据的性格已经或者删除或复制。当输入的时间是不可能发生此错误
参考REFCLK 。该TBERR输出定时是相同的低速接收器的输出，所选择
RMODE （1： 0）在表5中。
表1 ：发送接口输入时序模式
TMODE （2 ：0）
000
001
01X
10X
11X
输入时序参考
REFCLK上升沿
版权所有
TBC上升沿
TBC数据眼
下图显示的数据和控制输入和选择之间可能存在的关系
输入时钟源。图2示出了如何REFCLK被用作输入时序参考。这种操作模式
还用于在VSC7211和VSC7214 。图3和图4示出了如何TBC被用作输入定时
参考。 TBC时被用来定义一个数据眼，如图4 ，它用作一个附加的数据输入
简单地切换每一个周期。
注意， REFCLK和TBC的输入并不直接用于时钟的输入数据。相反，内部
PLL产生的边缘与相应的时钟对准。对这些信号的上升沿的箭头限定
参考边缘，内部相位检测逻辑。一个内部时钟在1/10的序列产生
发送锁定到所选择的输入定时源的数据速率。这是一个特别重要的问题时，
DUAL是高电平和输入定时是参照REFCLK ，由于下降沿不使用。内部
时钟积极边缘的REFCLK之间放置暗合了REFCLK上升沿和中途
在此模式下脉冲上升沿。
G52268-0 ，版本3.3
04/10/01
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