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初步数据表
千兆互连芯片
VSC7212
符号
差分信号（即， PTX +和PTX- ）可以通过删除被称为单个信号（例如， PTX）
引用的“+”和“ - ” 。 REFCLK指的是单端TTL或差分PECL输入对
REFCLKP / REFCLKN ，取其使用。
时钟合成器
根据双输入的状态下， VSC7212时钟合成乘以参考
由10设置在REFCLK输入频率（ DUAL是低电平）或20 （ DUAL是高电平） ，实现了波特
0.98GHz和1.36GHz之间的速率时钟。片上PLL使用一个外部0.1μF的电容，连接
CAP0和CAP1之间，控制环路滤波器。该电容应该是一个多层瓷介
或更好，具有至少一个5V的工作电压额定值和良好的温度系数; NPO是首选，但
X7R是可以接受的。这些电容器用于最小共模噪音对时钟的影响
乘法器单元，尤其是电源噪声。高容值的电容提供系统更好的鲁棒性。
NPO是优选的，因为如果为X7R电容器被使用时，电源噪声的灵敏度将随
温度。为了获得最佳的抗噪声性能，设计者可以使用三电容器电路具有一个差动
CAP0和CAP1 ，C1从CAP0到地面上， C2的电容，和从CAP1一个电容之间的电容
接地，C3 。较大的值是更好，但0.1μF的是足够的。然而，如果设计人员不能使用3电容器
电路中，单个差动电容C1是足够的。这些组件应该从嘈杂的痕迹被隔离。
图1 ：环路滤波电容（电路最佳）
CAP0
C2
C1
C3
VSC7216
CAP1
C1 = C2 = C3 = >0.1μF
多层陶瓷
表面贴装
NPO （首选）或X7R
5V工作电压额定值
该REFCLK信号可以是单端TTL或差分LVPECL 。如果TTL ，连接TTL
输入REFCLKP但离开REFCLKN开放。如果LVPECL ，连接输入REFCLKP和REFCLKN 。
内部偏置电阻器设置适当的DC电平到V
DD
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G52268-0 ，版本3.3
04/10/01
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