SPRS174S - 2001年4月 - 修订2011年3月
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6.6
降低电流消耗
28倍的DSP结合了独特的方法,以降低器件的电流消耗。降低电流
消耗可以通过关闭时钟到未在使用的任何外围模块来实现
给定的应用。
表示典型的减少消耗电流通过关闭来实现
时钟各种外围设备。
表6-3 。典型电流消耗各种外围设备( 150兆赫)
(1)
外设模块
ECAN
EVA
EVB
ADC
SCI
SPI
McBSP的
(1)
(2)
I
DD
电流降低(毫安)
12
6
6
8
(2)
4
5
13
所有外设时钟在复位时禁用。写入到/从外设寄存器读取可能
只有在外设时钟被打开。
这个数目代表了由ADC模块的数字部分吸收的电流。关闭
时钟到ADC模块的结果,在消除了电流的通过的模拟部分拉伸
ADC (我
DDA
)为好。
6.7
仿真器连接无信号缓冲的DSP
示出了用于单处理器配置的DSP和JTAG接头之间的连接。
如果JTAG头和DSP之间的距离大于6英寸,所述仿真信号
必须进行缓冲。如果该距离小于6英寸,通常不需要缓冲。
节目
更简单的,无缓冲的情况。对于上拉/下拉电阻值,请参阅引脚说明部分。
6英寸以下
V
DDIO
V
DDIO
EMU0
EMU1
TRST
TMS
TDI
TDO
TCK
DSP
13
14
2
1
3
7
11
9
EMU0
EMU1
TRST
TMS
TDI
TDO
TCK
TCK_RET
JTAG接头
PD
5
GND
GND
GND
GND
GND
4
6
8
10
12
图6-5 。仿真器连接无信号缓冲的DSP
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电气规格
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