SNOSBI1B - 2009年11月 - 修订2013年2月
(4)
其中：
V
最大
=模拟输入范围的高端和
V
民
=模拟范围的低端（偏移量为零）。 （两者都是以地为参考。 ）
在V
REF
/ 2（或V
CC
）电压，然后调整，以提供从FE中的代码更改
（十六进制）
到FF
（十六进制）
。这样就完成了
调整步骤
时钟选项
对于A / D转换的时钟可以来自CPU时钟或外部RC可以被添加到提供自
时钟。在CLK IN （引脚4）利用施密特触发器的如图
éæ
V
CC
-
V
-
T
RC LN
êç
ç
êè
V
CC
-
V
T
+
ë
R
@
10 kΩ
f
CLK
=
1
ö æ
V
T
+
֍
֍
ø è
V
T
-
öù
÷ú
÷
øú
û
图52.自同步的A / D
高容性或时钟R销的直流负荷，应避免，因为这会干扰正常的变换器
操作。载荷小于50 pF的，如驱动多达7的A / D转换器的时钟输入端从一个单一的时钟R销
1转换器，是允许的。对于较大的时钟线加载， CMOS或低功率的TTL缓冲器或PNP输入逻辑
应采用尽量减少对时钟R引脚装载（不使用标准的TTL缓冲器） 。
重新启动时转换
如果A / D被重新启动（ CS和WR变低并返回高）的转换过程中，转换器被复位，并且一个新的
转换开始。输出数据锁存器不更新，如果在过程中的转换是不允许有
上次转换的完成，因此该数据仍保留在该锁存器。该INTR输出保持简单
在“1 ”电平。
连续转换
在自由运行模式中运行的初始化脉冲，应使用下列电，以确保电路
操作。在本申请中，CS输入接地和WR输入是依赖于所述INTR输出。这WR和
INTR节点应暂时强制为逻辑低电平下一个电周期，以确保其正常工作。
驱动数据总线
这种MOS A / D ，如MOS微处理器和存储器，需要一名公交车司机时的总电容
数据总线变大。其它电路，它被绑定到的数据总线，将增加总的电容性负载，甚至
三态（高阻模式） 。背板布辛也大大增加了数据的杂散电容
总线。
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