DS_1903_032
73M1903数据表
1.1
串行接口
该串行数据端口是可以被大多数的DSP支持一个双向端口。虽然73M1903
是外围的DSP （主机控制器） ，该73M1903是串口的主人。它会产生一个
串行位时钟，SCLK，从一个系统时钟SYSCLK ，它通常由一个片上PLL的输出即
可以由用户进行编程。串行位时钟总是衍生除以系统时钟的
18. SCLK速率， FSCLK ，是关系到帧同步速率Fs ，由关系FSCLK = 256×
飞秒或Fs的= FSCLK / 256 = FSYS / 18/ 256 = FSYS / 4608 ，其中FSYS是SYSCLK的频率。 FS也
在这两个发送和接收数据的字节被发送（接收）到（通过）的主机的速率。
贯穿本文2双样本速率Fs ，并且晶体频率，值为fXTAL ，将经常被引用到
方便讨论。他们是：
1.值为fXTAL
1
= 27兆赫，FS
1
= 7.2千赫
2.值为fXTAL
2
= 18.432兆赫，FS
2
= 8千赫。
3.值为fXTAL
3
= 24.576兆赫，FS
3
= 9.6千赫 - 芯片的默认值。
在复位时，直到切换到基于PLL的时钟， PLLCLK ，发生时，系统时钟将在晶体
频率，值为fXTAL ，因此串行位时钟将是SCLK = FSYS / 18 =值为fXTAL / 18 。
示例：
1.如果值为fXTAL
1
= 27.000兆赫，则SCLK = 1.500 MHz和FS = SCLK / 256 = 5.859375千赫。
2.如果值为fXTAL
2
= 18.432兆赫，则SCLK = 1.024 MHz和FS = SCLK / 256 = 4.00千赫。
3.如果值为fXTAL
3
= 24.576兆赫，则SCLK = 1.3653 MHz和FS = SCLK / 256 = 5.33千赫。
当73M1903通过串行端口编程为所期望的Fs和PLL被沉淀出来，所述
系统时钟将毛刺少的方式过渡到基于PLL的时钟。
示例：
1.如果Fs的
1
= 7.2千赫， FSYS = 4608 * FS = 33.1776 MHz和SCLK = FSYS / 18 = 1.8432兆赫。
2.如果Fs的
2
= 8.0千赫， FSYS = 4608 * FS = 36.8640 MHz和SCLK = FSYS / 18 = 2.048兆赫。
3.如果Fs的
3
= 9.6千赫， FSYS = 4608 * FS = 44.2368 MHz和SCLK = FSYS / 18 = 2.4576兆赫。
这个过渡是由主机完全控制。在复位时，或者功率PLL和/或模拟前端的下
最后，该芯片会自动运行关闭晶体，直到主机通过设置一个有点强制转型
指定串行端口寄存器 - 位置第7位， 0EH 。过渡应日或之后的被迫
继写入指定的PLL编程寄存器（ 0DH ）第二帧同步周期。
当重新编程PLL主机应先转换系统时钟前的晶
重新编程的PLL ，使得与其关联的任何瞬变不会产生不利的串行端口冲击
通信。
节电是通过清零CTRL1 （地址00H ）的7禁用模拟前端实现，
ENFE=0.
在正常操作期间，一个数据
FS
由73M1903在Fs的速率产生。对于每一个数据
FS
有接收到传送16位和16位。帧同步（ FS ）信号引脚
可编程类型。
FS
可以是由TYPE输入引脚的状态，先后确定。
当TYPE引脚悬空，早期
FS
在比特时钟前的第一数据位产生
发送或接收的。当保持为低电平，后期FS作为一个片选;该
FS
信号是活动的，所有
被发送或接收的比特。当复位引脚有效和类型的输入引脚进行采样
忽略在所有其他时间。该类型引脚作为RESET引脚的最终状态撤除确定
帧同步模式使用。
修订版2.0
5
TERIDIAN [ TERIDIAN SEMICONDUCTOR CORPORATION ]
