73M1903数据表
DS_1903_032
1信号说明
Teridian公司的73M1903调制解调器AFE IC采用20引脚TSSOP封装或32引脚QFN封装，与现有的
相同的引脚排列。下表描述了每个引脚的功能。有两对功率的
电源引脚， VPA （模拟）和VPD （数字） 。它们应该从供给分别耦
源，以便从模拟电路芯片内部隔离数字噪声。如果不能充分
隔离和分离这些物资将影响设备的性能。
表1 ：输入在常规和替代多路复用器循环选择
引脚名称
越南盾
VNA
VPD
VPA
VPPLL
VNPLL
RST
OSCIN
OSCOUT
GPIO(0-7)
VREF
RXAP
RXAN
TXAP
TXAN
SCLK
SDOUT
SDIN
FS
TYPE
SckMode
TYPE
GND
GND
PWR
PWR
PWR
PWR
I
I
O
I / O
O
I
I
O
O
O
O
I
O
I
I
32QFN
针＃
1,22
16
2,25
10
20
17
9
19
18
3, 4, 5, 6,
23,
24,30,31
13
15
14
12
11
8
32
29
7
27
28
20VT
针＃
2,18
13
3
8
17
14
7
16
15
不适用
6
12
11
10
9
5
1
20
4
19
消极的数字地
负模拟地
正数字电源
正模拟电源
正PLL电源，用VPD共享
负PLL地面
主复位。当该引脚为逻辑0的所有寄存器
重置为默认状态;弱拉到高默认。
晶体振荡器的输入。当提供外部时钟
源，驱动OSCIN 。
晶振电路输出引脚。
软件定义数字输入/输出引脚。不适用于
在20VT （ TSSOP ）封装。
参考电压引脚（反映VREF ） 。
接收模拟正输入。
接收模拟负输入。
传输模拟正输出。
传输模拟负输出。
串行接口的时钟。与SCLK不断选择，
频率= 256 * FS（ = 2.4576兆赫为FS = 9.6千赫）
串行数据输出（或输入到主机） 。
串行数据输入（或从主机输出）。
帧同步。 （低电平有效）
帧同步的类型。开放，弱拉高=早
（模式1 ） ;接低电平=下旬（模式0 ） 。
控制后，在SCLK的行为
FS 。
开放，弱拉
高= SCLK连续;接低电平= 32％的R / W时钟
周期。不适用于20VT 。
描述
NA
4
修订版2.0
TERIDIAN [ TERIDIAN SEMICONDUCTOR CORPORATION ]
